Поиск по базе сайта:
Таймінги пам\

Таймінги пам'яті поняття «таймінгів»




Скачати 277.17 Kb.
НазваТаймінги пам'яті поняття «таймінгів»
Дата конвертації15.11.2012
Розмір277.17 Kb.
ТипДокументи
1. /AKC/БЛАНК_контролю_нау.doc
2. /AKC/КОНТРОЛЬНА_АКС.doc
3. /AKC/ЛЕКЦIф_м1/01_ЛЕКЦIЯ__1.doc
4. /AKC/ЛЕКЦIф_м1/02_ЛЕКЦIЯ__2.doc
5. /AKC/ЛЕКЦIф_м1/03_ЛЕКЦIЯ__3.doc
6. /AKC/ЛЕКЦIф_м1/04_ЛЕКЦIЯ__4.doc
7. /AKC/ЛЕКЦIф_м1/05_ЛЕКЦIЯ__5.doc
8. /AKC/ЛЕКЦIф_м1/06_ЛЕКЦIЯ__6.doc
9. /AKC/ЛЕКЦIф_м1/07_ЛЕКЦIЯ__7.doc
10. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/01_x86.doc
11. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/02_Поколiння_процесорiв_з_1_по_7.doc
12. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/03_Процесори_молодших_поколiнь.doc
13. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/04_Мiкропроцесори_шостого_поколiння.doc
14. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/05_Архiтектура_IA64.doc
15. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/06_Огляд_сучасних_процесорiв.doc
16. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_00_ЛЕКЦIЯ__8.doc
17. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_ПРОЦЕСОРИ_мат.doc
18. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_Типи процесорiв.doc
19. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_01_ОРГАНIЗАЦ_ПАМ+.doc
20. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_02_ДИНАМIЧНА_ПАМ+.doc
21. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_03_ТАЙМIНГИ+.doc
22. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_а_ЛЕКЦIЯ_ОП.doc
23. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_б_ЛЕКЦIЯ_Таймiнги.doc
24. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_в_ЛЕКЦIЯ_Огляд_ОП.doc
25. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_00_Фiзична структура HDD.doc
26. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_01_НАКОПИЧУВАЧI_+.doc
27. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_02_ЛЕКЦIЯ_RAID_.doc
28. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_02_ПРИСТР_ЗБЕРЕЖ_ДАНИХ_1+.doc
29. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_03_IDE.doc
30. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_04_SCSI_.doc
31. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01_ШИНИ_розширення.doc
32. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01а_PCI.doc
33. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01б_PCI_express.doc
34. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_00_Iнтерфейси.doc
35. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_01_СОМ.doc
36. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_02_LPT.doc
37. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_03+06_Iнтерфейси.doc
38. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_04_USB+FireWire.doc
39. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_05_Fibre Channel.doc
40. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_07_Bluetooth.doc
41. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_08_IrDa.doc
42. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_00_Вiдесистема.doc
43. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_00_вiдеоадаптер.doc
44. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_01_Аудио_ГУК_Р12.doc
45. /AKC/ПИТАННЯ+модуль2+акс.doc
46. /AKC/ПИТАННЯ_МОДУЛЬ_ь1+.doc
47. /AKC/тесты с ответами.doc
Національний авіаційний унуверситет
Завдання на контрольну роботу завданям курсової роботи з дисципліни «Архітектура комп’ютерних систем»
Тема 1 Класичні основи побудови еом. Покоління комп’ютерів
Тема 2 Основні архітектури кс
Тема: Системні ресурси Системними ресурсами
Тема: Системні ресурси. (продовження) Система переривань
Тема: Системні ресурси (продовження) Прямий доступ до пам'яті dma
1. Поняття системної плати
Тема організація введення-виведення І bios
X86 Intel 80x86
Архітектура і мікроархітектура процесорів. Покоління процесорів
Мікропроцесори фірми Intel молодших поколінь
Мікропроцесори шостого покоління
Архітектура ia-64
Arhitektura komp system
Рис 1 Верхній рівень структурної організації комп‘ютера
Зміст Введення
Тип процессора Микро-архитектура
Підсистеми пам'яті
Динамічне озп. Конструктивні особливості
Таймінги пам'яті поняття «таймінгів»
Тема 12. Класифікація запам’ятовуючих пристроїв. Типи оперативної пам’яті план лекції Поняття «пам’ять еом»
Тема 13. Таймінги
Arhitektura komp system
Тема 14. Фізична структура жорсткого диску
Жорсткі диски. Введення 2 Фізичний пристрій жорсткого диска 2
Raid-масиви початкового рівня Що таке raid?
Устройства хранения данных
Интерфейс ide ata/atapi и sата
Arhitektura komp system
8. pci/pci-x
Шини pci/pci-x
Шина pci express Шина pci express
Usb fireWire ps/2 ata (ide)/ атарі
Інтерфейс rs-232C — com-порт
Паралельний інтерфейс — lpt-порт
Універсальна послідовна шина
Usb (Universal Serial Bus універсальна послідовна шина) є промисловим стандартом розширення архітектури рс, орієнтованим на інтеграцію з телефонією І пристроями побутової електроніки. Версія 1
Fibre Channel Fibre Channel
Arhitektura komp system
Arhitektura komp system
Arhitektura komp system
Тема 11. Відеоадаптер
Img src= 44 html 2f3a33e
Питання до модуля №2
2) Основні компоненти машини фон Неймана 3) Які покоління комп’ютерів характеризуються децентралізацією управління процедурами вводу-виводу (системи переривання програм)
Які принципи програмно-керованих еом не використовувалися Нейманом

03_

ТАЙМІНГИ ПАМ'ЯТІ

Поняття «таймінгів» тісно пов'язане із затримками, що виникають при будь-яких операціях з вмістом комірок пам'яті у зв'язку з цілком кінцевою швидкістю функціонування пристроїв SDRAM, як і будь-яких інших інтегральних схем. Затримки, що виникають при доступі в пам'ять, також прийнято називати «латентністю» пам'яті

Схема доступу до даних мікросхеми SDRAM

Етап1. Активізація рядка

Перед здійсненням будь-якої операції з даними, що містяться в певному банку мікросхеми SDRAM (читання - команда READ, або запису - команда WRITE), необхідно «активізувати» відповідний рядок у відповідному банку. З цією метою, на мікросхему подається команда активізації (ACTIVATE) разом з номером банку (лінії BA0-BA1 для 4-банкової мікросхеми) та адресою рядка (адресні лінії A0-A12, реальна кількість яких залежить від кількості рядків у банку, наприклад 512-Мбіт мікросхеми пам'яті SDRAM їх число складає 213 = 8192).

Активізований рядок залишається відкритим (доступним) для наступних операцій доступу до надходження команди підзарядки банку (PRECHARGE), по суті, що закриває даний рядок. Мінімальний період «активності» рядка - від моменту його активації до моменту надходження команди підзарядки, визначається мінімальним часом активності рядка (Row Active Time, tRAS).

Повторна активізація будь-якого іншого рядка того ж банку не може бути здійснена до тих пір, поки попередній рядок цього банку залишається відкритим (тому що підсилювач рівня, що містить буфер даних розміром в один рядок банку є спільним для всіх рядків даного банку мікросхеми SDRAM). Таким чином, мінімальний проміжок часу між активізацією двох різних рядків одного і того ж банку визначається мінімальним часом циклу рядка (Row Cycle Time, tRC).

У той же час, після активізації певного рядку певного банку мікросхемі SDRAM нічого не заважає активізувати будь-який інший рядок іншого банку (в цьому і полягає розглянута вище перевага «багатобанкової» структури мікросхем SDRAM) на наступному такті шини пам'яті. Тим не менш, в реальних умовах виробниками пристроїв SDRAM звичайно тут також навмисне вводиться додаткова затримка, що іменується «Затримкою від активації лінії до активації лінії» (Row-to-Row Delay, tRRD). Причини введення цієї затримки не пов'язані з функціонуванням мікросхем пам'яті як таких і є чисто електричними - операція активізації рядка споживає дуже значну кількість електричного струму, у зв'язку з чим часте їх здійснення може призводити до небажаних надмірних навантажень пристрою по струму.

Етап2. Читання/запис даних

Наступний часовий параметр функціонування пристроїв пам'яті виникає у зв'язку з тим, що активізація рядка пам'яті сама по собі вимагає певного часу. У зв'язку з цим, наступні (після ACTIVATE) команди читання (READ) або записи (WRITE) даних не можуть бути подані на наступному такті шини пам'яті, а лише через певний часовий проміжок, що зветься «Затримкою між подачею адреси рядка і стовпця» (RAS #-to-CAS # Delay, tRCD).

Після закінчення інтервалу часу, рівного tRCD, При читанні даних в мікросхему пам'яті подається команда READ разом з номером банку (попередньо активізованою командою ACTIVATE) та адресою стовпця. Пристрої пам'яті типу SDRAM орієнтовані на читання і запис даних в пакетному (Burst) режимі. Це означає, що подача всього однієї команди READ (WRITE) призведе до зчитування з комірок (записування у комірки) не одного, а відразу декількох підряд розташованих елементів, або «слів» даних (розрядність кожного з яких дорівнює ширині зовнішньої шини даних мікросхеми - наприклад, 8 біт). Кількість елементів даних, що прочитуються однією командою READ або записуваних однією командою WRITE, називається «Довжиною пакету» (Burst Length) і зазвичай становить 2, 4 або 8 елементів (за винятком екзотичного випадку передачі цілого рядку (сторінки) - «Full-Page Burst», коли необхідно додатково використовувати спеціальну команду BURST TERMINATE для переривання наддовгих пакетів передачі даних). Для мікросхем пам'яті типу DDR і DDR2 параметр Burst Length не може приймати значення менше 2 і 4 елементів.

Існує два різновиди команди читання. Перша з них є «звичайним» читанням (READ), друга називається «читанням з автоматичною підзарядкою» (Read with Auto-Precharge, «RD + AP»). Остання відрізняється тим, що після завершення пакетної передачі даних по шині даних мікросхеми автоматично буде подана команда підзарядки рядка (PRECHARGE), тоді як у першому випадку обраний рядок мікросхеми пам'яті залишиться «відкритим» для здійснення подальших операцій.

Після подачі команди READ, перша порція даних виявляється доступною не відразу, а з затримкою в кілька тактів шини пам'яті, протягом якої дані, зчитані з підсилювача рівня, синхронізуються і передаються на зовнішні виводи мікросхеми. Затримка між подачею команди читання і фактичним «появою» даних на шині вважається найбільш важливою і іменується «Затримкою сигналу CAS#» (CAS # Latency, tCL). Наступні порції даних (у відповідності з довжиною переданого пакета) виявляються доступними без будь-яких додаткових затримок, на кожному наступному такті шини пам'яті (по 1 елементу за такт для пристроїв SDR, по 2 елемента в разі пристроїв DDR/DDR2).

Існують два різновиди команд запису - простий запис даних (WRITE) і запис з подальшою автоматичною підзарядкою рядка (Write with Auto-Precharge, «WR + AP»). Саме так при подачі команди WRITE / WR + AP на мікросхему пам'яті подаються номер банку та адреса стовпця. Нарешті, саме так запис даних здійснюється «пакетним» чином. Відмінності операції запису від операції читання наступні. По-перше, першу порцію даних, що підлягають запису, необхідно подати по шині даних одночасно з подачею по адресній шині команди WRITE / WR + AP, номера банку та адреси стовпця, а наступні порції, кількість яких визначається довжиною пакету - на кожному наступному такті шини пам'яті. По-друге, замість «затримки сигналу CAS #» (tCL) важливою тут є інша характеристика, що іменується «Періодом відновлення після запису» (Write Recovery Time, tWR). Ця величина визначає мінімальний проміжок часу між прийомом останньої порції даних, що підлягають запису, і готовності рядка пам'яті до її закриття за допомогою команди PRECHARGE. Якщо замість закриття рядка потрібно подальше зчитування даних з тієї ж самого відкритого рядка, то набуває важливість інша затримка, що іменується «Затримкою між операціями запису та читання» (Write-to-Read Delay, tWTR).

Етап3. Підзарядка рядка

Цикл читання/запису даних в рядки пам'яті, який в загальному випадку можна позначити «циклом доступу до рядка пам'яті», завершується закриттям відкритого рядка банку за допомогою команди підзарядки рядки - PRECHARGE (яка може бути «автоматичної», тобто бути складовою частиною команд «RD + AP» або «WR + AP»). Наступний доступ до цього банку мікросхеми стає можливим не відразу, а по закінченню інтервалу часу, що зветься «Часом підзарядки рядки» (Row Precharge Time, tRP). За цей період часу здійснюється операція «підзарядки», тобто повернення елементів даних, які відповідають усім стовпцях цього рядка з підсилювача рівня назад в комірки рядка пам'яті.

Співвідношення між таймінгами

Для пакетного зчитування заданої кількості даних (2, 4 або 8 елементів) необхідно здійснити наступні операції:

  1. активізувати рядок у банку пам'яті за допомогою команди ACTIVATE;

  2. подати команду читання даних READ;

  3. зчитати дані, що надходять на зовнішню шину даних мікросхеми;

  4. закрити рядок за допомогою команди підзарядки рядка PRECHARGE (як варіант, це робиться автоматично, якщо на другому кроці використовувати команду «RD + AP»).

    • Часовий проміжок між першою і другою операцією складає «затримку між RAS# і CAS#» (tRCD) ;

    • Часовий проміжок між другою і третьою - «затримку CAS#» (tCL).

    • Проміжок часу між третьою і четвертою операціями залежить від довжини переданого пакета. Строго кажучи, в тактах шини пам'яті він дорівнює довжині переданого пакета (2, 4 або 8), поділеного на кількість елементів даних, які передаються по зовнішній шині за один її такт - 1 для пристроїв типу SDR, 2 для пристроїв типу DDR. Умовно назвемо цю величину «tBL». Мікросхеми SDRAM дозволяють здійснювати третю і четверту операції в певному сенсі «паралельно». Тобто команду підзарядки рядка PRECHARGE можна подавати за деяку кількість тактів x до настання того моменту, на якому відбувається видача останнього елемента даних запитуваного пакету, не побоюючись при цьому виникнення ситуації «обриву» переданого пакету (остання виникне, якщо команду PRECHARGE подати після команди READ з часовим проміжком, меншим x). Цей проміжок часу становить величину, що дорівнює величині затримки сигналу CAS# за вирахуванням одиниці (x = TCL - 1).

    • Проміжок часу між четвертою операцією і наступним повтором першої операції циклу складає «час підзарядки рядка» (tRP).

Мінімальному часу активності рядка (від подачі команди ACTIVATE до подачі команди PRECHARGE, tRAS) відповідає проміжок часу між початком першої і початком четвертої операції. Звідси випливає перше важливе співвідношення між таймінгами пам'яті:

tRAS, min = tRCD + tCL + (tBL - (tCL - 1)) - 1,

де tRCD - час виконання першої операції, tCL - другої, (tBL - (TCL - 1)) - третьої, нарешті, віднімання одиниці відбувається внаслідок того, що період tRAS не включає в себе такт, на якому здійснюється подача команди PRECHARGE. Скорочуючи цей вираз, отримуємо:

tRAS, min = tRCD + tBL.

Важливий висновок, що випливає з детального розгляду схеми доступу до даних, що містяться в пам'яті типу SDRAM, полягає в тому, що мінімальне значення tRAS не залежить від величини затримки CAS#, tCL.

Як приклад першого співвідношення, розглянемо високошвидкісну пам'ять типу DDR з величинами затримок (tCL-tRCD-tRP) 2-2-2. При мінімальній довжині пакету BL = 2 (мінімально можливою для DDR) необхідно витратити не менше 1 такту шини пам'яті для передачі пакету даних. Таким чином, у цьому випадку мінімальне значення tRAS виявляється рівним 3 (настільки мале значення tRAS не дозволяє виставити переважну більшість контролерів пам'яті). Передача довших пакетів, що складаються з 4 елементів (BL = 4, tBL = 2), збільшує це значення до 4 тактів, нарешті, для передачі максимального за довжиною 8-елементного пакета (BL = 8, tBL = 4) необхідне мінімальне значення tRAS становить 6 тактів. Звідси випливає, що, оскільки більшість контролерів пам'яті не дозволяють вказати значення tRAS <5, розумно налаштувати підсистему пам'яті таким чином, щоб довжина переданого пакета була максимальною (BL = 8, у тому випадку, якщо цей параметр присутній в настройках підсистеми пам'яті в BIOS материнської плати), а величина tRAS приймала значення, що дорівнює 6. Альтернативний варіант - BL = 4, tRAS = 5.

Друге важливе співвідношення між таймінгамі випливає з того факту, що повний цикл пакетного читання даних - від 1-ї стадії до її повторення - іменується «мінімальним часом циклу рядки», tRC. Оскільки перші три стадії не можуть займати час, менше tRAS, а остання займає час, строго рівне tRP, Отримуємо:

tRC = tRAS + tRP.

Деякі контролери пам'яті (наприклад, інтегрований контролер пам'яті процесорів AMD64) дозволяють незалежно встановлювати значення таймінгів tRAS і tRC, що в принципі може призвести до недотримання зазначеної вище рівності. Проте параметри tRAS, або tRC будуть автоматично «налаштовані» (в бік більшого значення) для дотримання розглянутої рівності.

Схеми таймінгів

Чотири найважливіших параметра таймінгів пам'яті, розташованих в такій послідовності: tCL-tRCD-tRP-tRAS, називають «схемою таймінгів». Такі схеми (наприклад, 2-2-2-5 або 2.5-3-3-7 для пам'яті типу DDR; 3-3-3-9, 4-4-4-12 і 5-5-5-15 для пам'яті типу DDR2) досить часто можна зустріти в специфікаціях на модулі оперативної пам'яті. Така послідовність не відповідає фактичній послідовності виникнення затримок при доступі в мікросхему пам'яті (так, tRCD розташовується перед tCL, а tRAS - «десь посередині»), тому насправді вона відображає основні таймінги пам'яті, розташовані в порядку їх значущості. Найбільш значущою є величина затримки CAS# (tCL), що проявляє себе при кожній операції читання даних, тоді як параметри tRCD і tRP актуальні лише при операціях на рівні рядку пам'яті в цілому (його відкриття та закриття, відповідно).

Затримки командного інтерфейсу

Особливою категорією таймінгів, не пов'язаних з доступом до даних, що знаходяться в комірках мікросхем SDRAM, можна вважати так звані «затримки командного інтерфейсу», або зворотню характеристику - «швидкість подачі команд» (command rate). Ці затримки пов'язані з функціонування підсистеми пам'яті на рівні не індивідуальних мікросхем, а на рівні фізичних банків з яких складаються мікросхеми. При ініціалізації підсистеми пам'яті кожного сигналу вибору кристалу (chip select), асоційованого з певним фізичним банком пам'яті, в регістрах чіпсета присвоюється певний номер (нумерація здійснюється, як правило, по місткості фізичних банків - наприклад, в порядку спадання), унікальним чином ідентифікує даний фізичний банк при кожному наступному запиті (оскільки всі фізичні банки поділяють одні й ті ж, загальні шини команд/адрес і даних). Чим більше фізичних банків пам'яті присутній на загальній шині пам'яті, тим більше електричне ємнісне навантаження на неї, з одного боку, і тим більша затримка розповсюдження сигналу (як прямий наслідок протяжності шляху сигналу) і затримка кодування / декодування і роботи логіки адресації і управління, за іншого.

Існують затримки на рівні командного інтерфейсу для платформ, заснованих на процесорах сімейства AMD Athlon 64 з інтегрованим контролером пам'яті, що підтримує пам'ять типу DDR SDRAM. Затримки командного інтерфейсу властиві не лише цьому типу платформ - просто для цього типу платформ, як правило, в настройках підсистеми пам'яті в BIOS є налаштування параметра «Command Rate: 1T/2T», тоді як в інших платформах (наприклад, сімейства Intel Pentium 4 з чіпсетами Intel 915, 925, 945, 955 і 975 серій) налаштування затримок командного інтерфейсу відсутні в явному вигляді і регулюються автоматично. Повертаючись до платформ AMD Athlon 64, включення режиму «2T» приводить до того, що всі команди подаються (поряд з відповідними адресами) протягом не одного, а двох тактів шини пам'яті, що безумовно позначається на продуктивності, але може бути виправдане з точки зору стабільності функціонування підсистеми пам'яті..

DDR/DDR2 SDRAM: Відмінності від SDR SDRAM

Мікросхеми DDR SDRAM здебільшого є схожими на мікросхеми SDR SDRAM - обидва типи мікросхем, як правило, мають однакову логічну організацію (при однаковій ємності), включаючи 4-банкову організацію масиву пам'яті, і однаковий командно-адресний інтерфейс. Фундаментальні відмінності між SDR і DDR лежать в організації логічного шару інтерфейсу даних.

На інтерфейсі даних пам'яті типу SDR SDRAM дані передаються тільки з позитивного перепаду («фронту») синхросигналу. При цьому внутрішня частота функціонування мікросхем SDRAM збігається з частотою зовнішньої шини даних, а ширина внутрішньої шини даних SDR SDRAM (від безпосередньо осередків до буферів вводу-виводу) збігається з шириною зовнішньої шини даних.

На інтерфейсі даних пам'яті типу DDR (а також DDR2) дані передаються двічі за один такт шини даних - як за позитивного перепаду синхросигналу («фронту»), так і з негативного («зрізу»).

Для організації подвоєної швидкості передачі даних по відношенню до частоти шини пам'яті напрошуються два рішення:

  • збільшити в 2 рази внутрішню частоту функціонування мікросхем пам'яті (в порівнянні з частотою зовнішньої шини)

  • збільшити в 2 рази внутрішню ширину шини даних (у порівнянні з шириною зовнішньої шини).

Невірно було б вважати, що в реалізації стандарту DDR було застосовано перше рішення, але й помилитися в цей бік досить легко, з огляду на "чисто маркетинговий» підхід до маркування модулів пам'яті типу DDR, нібито функціонують на подвоєною частоті (так, модулі пам'яті DDR з реальною частотою шини 200 МГц іменуються «DDR-400»). Проте, існує інше рішення, яке і застосовується в пристроях типу DDR SDRAM. Така архітектура, застосовувана в DDR SDRAM, називається архітектурою «2n-предвибірки» (2n-prefetch). У цій архітектурі доступ до даних здійснюється «попарно» - кожна команда одиночного читання даних призводить до відправки по зовнішній шині даних двох елементів (розрядність яких, як і в SDR SDRAM, дорівнює розрядності зовнішньої шини даних). Аналогічно, кожна команда запису даних очікує надходження двох елементів по зовнішній шині даних. Саме ця обставина пояснює, чому величина «довжини пакету» (Burst Length, BL) при передачі даних в пристроях DDR SDRAM не може бути менше 2.

Пристрої типу DDR2 SDRAM є логічним продовженням розвитку архітектури «2n-prefetch», яка застосовується в пристроях DDR SDRAM. Цілком природно очікувати, що архітектура пристроїв DDR2 SDRAM іменується «4n-prefetch»і має на увазі, що ширина внутрішньої шини даних виявляється вже не в два, а в чотири рази більше в порівнянні з шириною зовнішньої шини даних. Однак мова тут йде не про подальше збільшення кількості одиниць даних, які передаються за такт зовнішньої шини даних - інакше такі пристрої вже не іменувалися б пристроями «Double Data Rate 2-го покоління». Замість цього, подальше «розширенням» внутрішньої шини даних дозволяє знизити внутрішню частоту функціонування мікросхем DDR2 SDRAM в два рази в порівнянні з частотою функціонування мікросхем DDR SDRAM, що володіють рівною теоретичної пропускною здатністю. З одного боку, зниження внутрішньої частоти функціонування мікросхем, поряд зі зниженням номінального напруги живлення з 2.5 до 1.8 V (внаслідок застосування нового 90-нм технологічного процесу), дозволяє відчутно знизити потужність, яка споживається пристроями пам'яті. З іншого боку, архітектура 4n-prefetch мікросхем DDR2 дозволяє досягти вдвічі більшу частоту зовнішньої шини даних у порівнянні з частотою зовнішньої шини даних мікросхем DDR - при рівній внутрішній частоті функціонування самих мікросхем.

Оскільки DDR2 - це «все та ж DDR», як і раніше має подвоєну швидкість передачі даних за один такт зовнішньої шини даних - на кожному такті зовнішньої шини даних очікується отримати не менше двох елементів даних (як завжди, розрядністю, рівної розрядності зовнішньої шини даних) при читанні, і зобов'язані надати мікросхемі не менше двох елементів даних при записі. Внутрішня частота функціонування мікросхем DDR2 становить половину від частоти її зовнішнього інтерфейсу. Таким чином, на один «внутрішній» такт мікросхеми пам'яті доводиться два «зовнішніх» такти, на кожен з яких, у свою чергу, доводиться зчитування/запис двох елементів. Отже, на кожен «внутрішній» такт мікросхеми пам'яті доводиться зчитування/запис відразу чотирьох елементів даних (звідси і назва - 4n-prefetch), тобто всі операції всередині мікросхеми пам'яті здійснюються на рівні «4-елементних» блоків даних. Звідси отримуємо, що мінімальна величина довжини пакета (BL) повинна дорівнювати 4. В загальному випадку, архітектурі «2nn-prefetch»завжди відповідає мінімальна величина Burst Length, що дорівнює 2n (n = 1 відповідає DDR; n = 2 - DDR2; n = 3 - DDR3).


ТАЙМІНГИ ТА ПІДТАЙМІНГИ

Таймінги розташовані по порядку слідування в простому запиті (для простоти розуміння). Спочатку йдуть таймінги, потім підтаймінги.

Trcd, RAS to CAS delay - час, необхідний для активізації рядка банку, або мінімальний час між подачею сигналу на вибір рядка (RAS #) і сигналу на вибір стовпця (CAS #).

CL, Cas Latency - мінімальний час між подачею команди на читання (CAS) і початком передачі даних (затримка читання).

Tras, Active to Precharge - мінімальний час активності рядка, тобто мінімальний час між активацією рядка (її відкриттям) і подачею команди на передзарядження (початок закриття рядка). Рядок не може бути закрита раніше цього часу.

Trp, Row Precharge - час, необхідний для попереднього заряду банку (precharge). Іншими словами, мінімальний час закриття рядка, після чого можна активувати новий рядок банку.

CR, Command Rate 1/2T - час, необхідний для декодування контроллером команд і адрес. Інакше, мінімальний час між подачею двох команд. При значенні 1T команда розпізнається 1 такт, при 2T - 2 такту, 3T - 3 такту (поки що тільки на RD600). Це всі основні таймінги. Решта таймінги мають менший вплив на продуктивність, а тому їх називають підтаймінги.

Trc, Row Cycle Time, Activate to Activate / Refresh Time, Active to Active / Auto Refresh Time - мінімальний час між активацією рядків одного банку. Є комбінацією таймінгів Tras + Trp - мінімального часу активності рядки і часу її закриття (після чого можна відкривати нову).

Trfc, Row Refresh Cycle Time, Auto Refresh Row Cycle Time, Refresh to Activate / Refresh Command Period - мінімальний час між командою на оновлення рядки і командою активізації, або іншою командою оновлення.

Trrd, ACTIVE bank A to ACTIVE bank B command, RAS to RAS Delay, Row Active to Row Active - мінімальний час між активацією рядків різних банків. Архітектурно відкривати рядок в іншому банку можна відразу за відкриттям рядка в першому банку. Обмеження ж чисто електричне - на активацію йде багато енергії, а тому при частих активацією рядків дуже висока електрична навантаження на ланцюгу. Щоб її знизити, була введена ця затримка. Використовується для реалізації функції чергування доступу до пам'яті (interleaving).

Tccd, CAS to CAS Delay - мінімальний час між двома командами CAS #.

Twr, Write Recovery, Write to Precharge - мінімальний час між закінченням операції запису і подачею команди на передзарядження (Precharge) рядка для одного банку.

Twtr, Trd_wr, Write To Read - мінімальний час між закінченням запису і подачею команди на читання (CAS #) в одному ранку.

RTW, Read To Write, (Same) Rank Read To Write - мінімальний час між закінченням операції читання і подачею команди на запис, в одному ранку.

Same Rank Write To Write Delayed - мінімальний час між двома командами на запис в одному ранку.

Different Rank Write to Write Delay - мінімальний час між двома командами на запис у різних ранках.

Twr_rd, Different Ranks Write To READ Delayed - мінімальний час між закінченням запису і подачею команди на читання (CAS #) у різних ранках.

Same Rank Read To Read Delayed - мінімальна затримка між двома командами на читання в одному ранку.

Trd_rd, Different Ranks Read To Read Delayed - мінімальна затримка між двома командами на читання в різних ранках.

Trtp, Read to Precharge - мінімальний інтервал між подачею команди на читання до команди на попередній заряд.

Precharge to Precharge - мінімальний час між двома командами попереднього заряду.

Tpall_rp, Precharge All to Active Delay - затримка між командою Precharge All і командою на активацію рядка.

Same Rank PALL to REF Delayed - Встановлює мінімальний час між командою Precharge All і Refresh в одному ранку.

Different Rank REF to REF Delayed - Встановлює мінімальну затримку між двома командами на оновлення (refresh) у різних ранках.

Twcl, Write Latency - затримка між подачею команди на запис і сигналом DQS. Аналог CL, але для запису.

Tdal, цитата з JEDEC 79-2C, p.74: auto precharge write recovery + precharge time (Twr + Trp).

Trcd_rd / Trcd_wr, Activate to Read / Write, RAS to CAS Read / Write Delay, RAW Address to Column Address for Read / Write - поєднання двох таймінгів - Trcd (RAS to CAS) і rd / wr command delay. Саме останнім і пояснюється існування різних Trcd - для запису та читання (Nf2) і установки BIOS - Fast Ras to Cas.

Tck, Clock Cycle Time - період одного такту. Саме він і визначає частоту пам'яті. Вважається вона таким чином: 1000/Tck = X Mhz (реальна частота).

CS, Chip Select - час, необхідний на виконання команди, яка подається сигналом CS # для вибору потрібного чіпа пам'яті.

Tac, DQ output access time from CK - час від фронту такту до видачі даних модулем.

Address and Command Setup Time Before Clock - Час, на який передача установок адрес команд буде передувати висхідному фронту такту.

Address and Command Hold Time After Clock - Час, на який будуть "замкнені" встановлення адреси і команд після спадного фронту такту.

Data Input Setup Time Before Clock, Data Input Hold Time After Clock - Те ж, що й вищезгадані, але для даних.

Tck max, SDRAM Device Maximum Cycle Time - максимальний період циклу пристрою.

Tdqsq max, DDR SDRAM Device DQS-DQ Skew for DQS and associated DQ signals - максимальний зсув між стробі DQS і пов'язаними з ним сигналами даних.

Tqhs, DDR SDRAM Device Read Data Hold Skew Factor - максимальний зсув "замикання" лічених даних.

Tch, Tcl, CK high / low pulse width - тривалість високого / низького рівня тактової частоти CK.

Thp, CK half pulse width - тривалість напівперіоду тактової частоти CK.

Max Async Latency - максимальний час асинхронної затримки. Параметр управляє тривалістю асинхронної затримки, що залежить від часу, необхідного для передачі сигналу від контролера пам'яті до самого далекого модуля пам'яті і назад. Опція існує в процесорах компанії AMD (Athlon / Opteron).

DRAM Read Latch Delay - затримка, що встановлює час, необхідний для "замикання" (однозначного розпізнавання) конкретного пристрою. Актуально при підвищенні навантаження (числа пристроїв) на контролер пам'яті.

Trpre, Read preamble - час, протягом якого контролер пам'яті відкладає активацію прийому даних перед читанням, щоб уникнути пошкодження даних.

Trpst, Twpre, Twpst, Write preamble, read postamble, write postamble - те ж для запису і після отримання даних.

Read / write Queue Bypass - визначає кількість разів, яку найраніший запит у черзі може бути обійдений контролером пам'яті, перш ніж бути виконаним.

Bypass Max - визначає, скільки разів найраніша запис у DCQ може бути обійдена, перш ніж вибір арбітра буде анульовано. При установці в 0 вибір арбітра завжди враховується.

SDRAM MA Wait State, Read Wait State - установка 0-2-тактний випередження адресної інформації перед подачею сигналу CS #.

Turn-Around Insertion - затримка між циклами. Додає затримку в такт між двома послідовними операціями читання / запису.

DRAM R / W Leadoff Timing, Rd / wr command delay - затримка перед виконанням команди читання / запису. Зазвичай складає 8 / 7 або 7 / 5 тактів відповідно. Час від подачі команди до активації банку.

Speculative Leadoff, SDRAM Speculative Read - зазвичай у пам'ять надходить спочатку адресу, потім команда на читання. Оскільки на розшифровку адреси йде відносно багато часу, можна застосувати попереджуючий старт, подавши адреса і команду поспіль, без затримки, що підвищить ефективність використання шини і знизить простої.

Twtr Same Bank, Write to Read Turnaround Time for Same Bank - час між припиненням операції запису і подачею команди на читання в одному банку.

Tfaw, Four Active Windows - мінімальний час активності чотирьох вікон (активних рядків). Застосовується в восьмібанкових пристроях.

Strobe Latency. - затримка при посилці строб-імпульсу (селекторної імпульсу).

Memory Refresh Rate - частота оновлення пам'яті.

Представлена інформація допоможе розібратися в позначенні таймінгів пам'яті.

Вплив таймінгів пам'яті на продуктивність комп'ютера.

Виробник вказує таймінги через дефіс. Зазвичай вони маркуються 4-4-4-12. Позначають вони наступне:

CAS Latency - RAS to CAS Delay - Row Precharge - Activate to Precharge

Двовимірний масив - це найпростіша матриця, кожен осередок якої має свою адресу, номер рядка та номер стовпчика. Щоб рахувати вміст комірки, спочатку контролер пам'яті повинен задати номер рядка та номер стобця, з якого зчитуються дані. Для виконання цих операцій контролер повинен подавати спеціальні сигнали на пам'ять.

  • RAS (Row Adress Strobe) - сигнал, що визначає адресу рядка.

  • CAS(Column Adress Strobe) - сигнал, що визначає адреса стовпця.

CAS Latency (CAS) - це кількість тактів від моменту запиту даних до їх зчитування з модуля пам'яті.

RAS to CAS Delay (TRCD) - затримка між сигналами RAS і CAS. Звернення до рядків і стовпців відбуваються окремо один від одного. Цей параметр визначає відставання одного сигналу від іншого.

Row Precharge Delay (TRP) - затримка, необхідна на заряджання ємностей комірок пам'яті. Проводиться або закриття цілого рядка.

Activate to Precharge (TRAS) - час активності стрибає. Мінімальна кількість циклів між командою активації (RAS) і командою підзарядки (Precharge) або закриття одного і того ж банку.

Чим нижче ці таймінги, тим відповідно краще: пам'ять буде працювати швидше з низькими затримками. А от наскільки краще і наскільки швидше, треба перевірити.


ТИПИ МОДУЛІВ ПАМЯТІ ТА ЇХ ТАЙМІНГИ

BIOS сучасних материнських плат дозволяє вручну змінювати значення таймінгів. Головне - щоб модулі пам'яті підтримували ці значення. За замовчуванням значення таймінгів "прошиті" в SPD чіпах модулів і материнська плата автоматично виставляє рекомендовані виробником значення. Часто це призводить до нестабільної роботи.

У таблицях 2-4 надані загальні специфікації пам'яті DDR, DDR2, DDR3:


Таблиця 2: Загальні специфікації DDR

Тип

Частота шини

Швидкість передачі даних

Таймінги

PC-2100

133

266

2.5-3-3-7

PC-2700

166

333

2.5-3-3-7

PC-3200

200

400

2.5-3-3-8

PC-3500

217

433

2.5-3-3-7

PC-3700

233

466

2.5-3-3-7

PC-4000

250

500

2.5-3-3-7

PC-4400

275

550

2.5-3-3-7

PC-4800

300

600

2.5-4-4-10

Таблиця 3: Загальні специфікації DDR2

Тип

Частота шини

Швидкість передачі даних

Таймінги

PC2-3200

200

400

3-3-3-12

PC2-4200

267

533

4-4-4-12

PC2-5300

333

667

5-5-5-15

PC2-6400

400

800

5-5-5-15

PC2-8000

500

1000

5-5-5-15

PC2-8500

533

1066

5-5-5-15

PC2-8888

556

1111

5-5-5-15

PC2-9136

571

1142

5-5-5-15

PC2-10000

625

1250

5-5-5-18

Пам'яті DDR3 досягла меж JEDEC і вийшла за ці межі. Це такі типи памяті, як DDR3-16000, DDR3-18000, DDR3-20000.

Таблиця 4: Загальні специфікації DDR3

Тип

Частота шини

Швидкість передачі даних

Таймінги

PC3-8500

533

1066

7-7-7-20

PC3-10666

667

1333

7-7-7-20

PC3-12800

800

1600

9-9-9-24

PC3-14400

900

1800

9-9-9-24

PC3-16000

1000

2000

TBD

Таблиця 5: Маркування і характеристики швидкостей модулів памяті виробництва компанії Kingston

Маркування модулів

Частота памяті,

FSB

Підсумкова частота,

МГц

Класіфікація

памяті

Полоса пропусканя модуля,

ГБайт/сек

1-ої канальної системи

2-ох канальної системи

PC1600

100

200

DDR - 200

1,6

3,2

PC2100

133

266

DDR - 266

2,1

4,2

PC2700

166

333

DDR - 333

2,7

5,4

PC3200

200

400

DDR - 400

3,2

6,4

PC2-3200

200

400

DDR2 - 400

3,2

6,4

PC2-4200

266

533

DDR2 - 533

4,2

8,4

PC2-5300

333

667

DDR2 - 667

5,3

10,6

PC2-6400

400

800

DDR2 - 800

6,4

12,8

PC3-8500

533

1066

DDR3 - 1066

8,5

17,0

PC3-10600

667

1333

DDR3 - 1333

10,6

21,2

PC3-12800

800

1600

DDR3 - 1600

12,8

25,6

Характеристики пам'яті DRAM

Основними характеристиками DRAM є робоча частота і таймінги. При зверненні до комірки пам'яті контролер пам'яті задає номер банку, номер сторінки в ньому, номер рядка та номер стовпчика і на всі ці запити витрачається час, крім цього досить великий період йде на відкриття та закриття банку після самої операції. На кожну дію потрібен час, який зветься таймінгом. Основними таймінгами DRAM є:

  • затримка між подачею номера рядка і номера стовпця, звана часом повного доступу (англ. RAS to CAS delay),

  • затримка між подачею номера стовпця і отриманням вмісту клітинки, звана часом робочого циклу (англ. CAS delay),

  • затримка між читанням останньої клітинки і подачею номера нового рядка (англ. RAS precharge).

Таймінги вимірюються в наносекунд, і чим менше величина цих таймінгів, тим швидше працює оперативна пам'ять.

ТАЙМІНГИ

Але на максимальну продуктивність пам'яті також впливає важливий такі параметри як "таймінги пам'яті".

Відомо, що логічна структура банку пам'яті являє собою двовимірний масив - найпростішу матрицю, кожен осередок якої має свою адресу, номер рядка та номер стовпчика. Щоб рахувати вміст довільної комірки масиву, контролер пам'яті повинен задати номер рядка RAS (Row Adress Strobe) і номер стовпця CAS (Column Adress Strobe), з яких і зчитуються дані. Зрозуміло, що між подачею команди і її виконанням завжди буде якась затримка (латентність пам'яті), ось її-то і характеризують ці самі таймінги. Існує безліч різних параметрів, які визначають таймінги, але найчастіше використовуються чотири з них:

  • CAS Latency (CAS) - затримка в тактах між подачею сигналу CAS і безпосередньо видачею даних з відповідної комірки. Одна з найважливіших характеристик будь-якого модуля пам'яті;

  • RAS to CAS Delay (tRCD) - кількість тактів шини пам'яті, які повинні пройти після подачі сигналу RAS до того, як можна буде подати сигнал CAS;

  • Row Precharge (tRP) - час закриття сторінки пам'яті в межах одного банку, що витрачають на його перезарядку;

  • Activate to Precharge (tRAS) - час активності стрибає. Мінімальна кількість циклів між командою активації (RAS) і командою підзарядки (Precharge), якою закінчується робота з цим рядком, або закриття одного і того ж банку.

Якщо ви побачите на модулях позначення "2-2-2-5" або "3-4-4-7", можете не сумніватися, це згадані вище параметри: CAS-tRCD-tRP-tRAS.

Стандартні значення CAS Latency для пам'яті DDR - 2 і 2.5 такту, де CAS Latency 2 означає, що дані будуть отримані тільки через два такти після отримання команди Read. У деяких системах можливі значення 3 або 1.5, а для DDR2-800, наприклад, остання версія стандарту JEDEC визначає цей параметр у діапазоні від 4 до 6 тактів, при тому, що 4 - екстремальний варіант для добірних "оверклокерських" мікросхем. Затримка RAS-CAS і RAS Precharge зазвичай буває 2, 3, 4 або 5 тактів, а tRAS - більше, від 5 до 15 тактів. Природно, чим нижче ці таймінги (при одній і тій же тактовою частотою), тим вище продуктивність пам'яті. Наприклад, модуль з латентністю CAS 2,5 зазвичай працює краще, ніж з латентністю 3,0. Більш того, в цілому ряді випадків швидше виявляється пам'ять з меншими таймінгамі, що працює навіть на більш низькою тактовою частотою.

У таблицях 2-4 надані загальні швидкості пам'яті DDR, DDR2, DDR3 і специфікації:

Таблиця 2: Загальні швидкості пам'яті DDR і специфікації

Тип

Частота шини

Швидкість
передачі даних


Таймінги

Нотатки

PC2100

133

266

2.5-3-3-7

Старі ПК, ноутбуки

PC2700

166

333

2.5-3-3-7

Старі ПК, ноутбуки

PC3200

200

400

2.5-3-3-8

Популярна стандарт

PC3500

217

433

2.5-3-3-7

Оверклокерні стандарти

PC3700

233

466

2.5-3-3-7

PC4000

250

500

2.5-3-3-7

PC4400

275

550

2.5-3-3-7

PC4800

300

600

2.5-4-4-10

Таблиця 3: Загальні швидкості пам'яті DDR2 і специфікації

Тип

Частота шини

Швидкість
передачі даних


Таймінги

Нотатки

PC2-3200

200

400

3-3-3-12

Рідко встречаеться

PC2-4200

267

533

4-4-4-12

Популярна стандарт

PC2-5300

333

667

5-5-5-15

Широко використовувані

PC2-6400

400

800

5-5-5-15

Останній стандарт

PC2-8000

500

1000

5-5-5-15

Оверклокерні стандарти

PC2-8500

533

1066

5-5-5-15

PC2-8888

556

1111

5-5-5-15

PC2-9136

571

1142

5-5-5-15

PC2-10000

625

1250

5-5-5-18

Таблиця 4: Загальні швидкості пам'яті DDR3 і специфікації

Тип

Частота шини

Швидкість
передачі даних


Таймінги

Нотатки

PC3-8500

533

1066

7-7-7-20

частіше звані DDR3-1066

PC3-10666

667

1333

7-7-7-20

частіше звані DDR3-1333

PC3-12800

800

1600

9-9-9-24

частіше звані DDR3-1600

PC3-14400

900

1800

9-9-9-24

частіше звані DDR3-1800

PC3-16000

1000

2000

TBD

частіше звані DDR3-2000

DDR3 можна назвати новачком серед моделей пам'яті. Модулі пам'яті цього виду, доступні лише близько року. Ефективність цієї пам'яті продовжує рости, тільки нещодавно досягла меж JEDEC, і вийшла за ці межі. Сьогодні DDR3-1600 (вища швидкість JEDEC) широко доступна, і все більше виробників вже пропонують DDR3-1800). Прототипи DDR3-2000 показані на сучасному ринку, і в продаж повинні надійти в кінці цього року - початку наступного року.








Схожі:




База даних захищена авторським правом ©lib.exdat.com
При копіюванні матеріалу обов'язкове зазначення активного посилання відкритою для індексації.
звернутися до адміністрації