Поиск по базе сайта:
Підсистеми пам\

Підсистеми пам'яті




Скачати 274.59 Kb.
НазваПідсистеми пам'яті
Дата конвертації15.11.2012
Розмір274.59 Kb.
ТипДокументи
1. /AKC/БЛАНК_контролю_нау.doc
2. /AKC/КОНТРОЛЬНА_АКС.doc
3. /AKC/ЛЕКЦIф_м1/01_ЛЕКЦIЯ__1.doc
4. /AKC/ЛЕКЦIф_м1/02_ЛЕКЦIЯ__2.doc
5. /AKC/ЛЕКЦIф_м1/03_ЛЕКЦIЯ__3.doc
6. /AKC/ЛЕКЦIф_м1/04_ЛЕКЦIЯ__4.doc
7. /AKC/ЛЕКЦIф_м1/05_ЛЕКЦIЯ__5.doc
8. /AKC/ЛЕКЦIф_м1/06_ЛЕКЦIЯ__6.doc
9. /AKC/ЛЕКЦIф_м1/07_ЛЕКЦIЯ__7.doc
10. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/01_x86.doc
11. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/02_Поколiння_процесорiв_з_1_по_7.doc
12. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/03_Процесори_молодших_поколiнь.doc
13. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/04_Мiкропроцесори_шостого_поколiння.doc
14. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/05_Архiтектура_IA64.doc
15. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/06_Огляд_сучасних_процесорiв.doc
16. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_00_ЛЕКЦIЯ__8.doc
17. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_ПРОЦЕСОРИ_мат.doc
18. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_Типи процесорiв.doc
19. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_01_ОРГАНIЗАЦ_ПАМ+.doc
20. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_02_ДИНАМIЧНА_ПАМ+.doc
21. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_03_ТАЙМIНГИ+.doc
22. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_а_ЛЕКЦIЯ_ОП.doc
23. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_б_ЛЕКЦIЯ_Таймiнги.doc
24. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_в_ЛЕКЦIЯ_Огляд_ОП.doc
25. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_00_Фiзична структура HDD.doc
26. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_01_НАКОПИЧУВАЧI_+.doc
27. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_02_ЛЕКЦIЯ_RAID_.doc
28. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_02_ПРИСТР_ЗБЕРЕЖ_ДАНИХ_1+.doc
29. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_03_IDE.doc
30. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_04_SCSI_.doc
31. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01_ШИНИ_розширення.doc
32. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01а_PCI.doc
33. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01б_PCI_express.doc
34. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_00_Iнтерфейси.doc
35. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_01_СОМ.doc
36. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_02_LPT.doc
37. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_03+06_Iнтерфейси.doc
38. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_04_USB+FireWire.doc
39. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_05_Fibre Channel.doc
40. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_07_Bluetooth.doc
41. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_08_IrDa.doc
42. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_00_Вiдесистема.doc
43. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_00_вiдеоадаптер.doc
44. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_01_Аудио_ГУК_Р12.doc
45. /AKC/ПИТАННЯ+модуль2+акс.doc
46. /AKC/ПИТАННЯ_МОДУЛЬ_ь1+.doc
47. /AKC/тесты с ответами.doc
Національний авіаційний унуверситет
Завдання на контрольну роботу завданям курсової роботи з дисципліни «Архітектура комп’ютерних систем»
Тема 1 Класичні основи побудови еом. Покоління комп’ютерів
Тема 2 Основні архітектури кс
Тема: Системні ресурси Системними ресурсами
Тема: Системні ресурси. (продовження) Система переривань
Тема: Системні ресурси (продовження) Прямий доступ до пам'яті dma
1. Поняття системної плати
Тема організація введення-виведення І bios
X86 Intel 80x86
Архітектура і мікроархітектура процесорів. Покоління процесорів
Мікропроцесори фірми Intel молодших поколінь
Мікропроцесори шостого покоління
Архітектура ia-64
Arhitektura komp system
Рис 1 Верхній рівень структурної організації комп‘ютера
Зміст Введення
Тип процессора Микро-архитектура
Підсистеми пам'яті
Динамічне озп. Конструктивні особливості
Таймінги пам'яті поняття «таймінгів»
Тема 12. Класифікація запам’ятовуючих пристроїв. Типи оперативної пам’яті план лекції Поняття «пам’ять еом»
Тема 13. Таймінги
Arhitektura komp system
Тема 14. Фізична структура жорсткого диску
Жорсткі диски. Введення 2 Фізичний пристрій жорсткого диска 2
Raid-масиви початкового рівня Що таке raid?
Устройства хранения данных
Интерфейс ide ata/atapi и sата
Arhitektura komp system
8. pci/pci-x
Шини pci/pci-x
Шина pci express Шина pci express
Usb fireWire ps/2 ata (ide)/ атарі
Інтерфейс rs-232C — com-порт
Паралельний інтерфейс — lpt-порт
Універсальна послідовна шина
Usb (Universal Serial Bus універсальна послідовна шина) є промисловим стандартом розширення архітектури рс, орієнтованим на інтеграцію з телефонією І пристроями побутової електроніки. Версія 1
Fibre Channel Fibre Channel
Arhitektura komp system
Arhitektura komp system
Arhitektura komp system
Тема 11. Відеоадаптер
Img src= 44 html 2f3a33e
Питання до модуля №2
2) Основні компоненти машини фон Неймана 3) Які покоління комп’ютерів характеризуються децентралізацією управління процедурами вводу-виводу (системи переривання програм)
Які принципи програмно-керованих еом не використовувалися Нейманом

01

ПІДСИСТЕМИ ПАМ'ЯТІ

Пам'яттю ЕОМ називається сукупність пристроїв, що служать для запам'ятовування, зберігання та видачі інформації.

Окремі пристрої, що входять в цю сукупність, називаються запам’ятовуючими пристроями (ЗП) того чи іншого типу.

Термін "запам'ятовуючий пристрій" звичайно використовується, коли мова йде про принцип побудови деякого пристрою пам'яті (наприклад, напівпровідниковий ЗП, ЗП на жорсткому магнітному диску і т.п.), а термін "пам'ять" - коли хочуть підкреслити виконувану пристроєм пам'яті логічну функцію або місце розташування у складі обладнання ЕОМ (наприклад, оперативна пам'ять - ОП, зовнішня пам'ять і т.п.). Запам'ятовувальні пристрої відіграють важливу роль у загальній структурі ЕОМ. За деякими оцінками продуктивність комп'ютера на різних класах завдань на 40-50% визначається характеристиками ЗП різних типів, що входять до його складу.

До основних параметрів, що характеризують запам'ятовувальні пристрої, відносяться ємність і швидкодію.

Ємність пам'яті - це максимальна кількість даних, що в ній може зберігатися.

Ємність запам’ятовуючого пристрою вимірюється кількістю адресованих елементів (комірок) ЗП і довжиною комірки в бітах. В даний час практично всі запам'ятовувальні пристрої використовують мінімальний елемент адресації в 1 байт (1 байт = 8 двійкових розрядів (біт)). Тому ємність пам'яті звичайно визначається в байтах, кілобайтах (1Кбайт = 210 байт), мегабайтах (1Мбайт = 220 байт), гігабайти (1Гбайт = 230 байт) і т.д.

За одне звернення до запам'ятовуючого пристрою проводиться зчитування або запис деякої одиниці даних, що зветься словом, різної для пристроїв різного типу. Це визначає різну організацію пам'яті. Наприклад, пам'ять об'ємом 1 мегабайт може бути організована як 1М слів по 1 байту, або 512К слів по 2 байти кожне, або 256К слів по 4 байти і т.д. У той же час, у кожній ЕОМ використовується своє поняття машинного слова, що застосовується при визначенні архітектури комп'ютера, зокрема при його програмуванні, і не залежить від розмірності слова пам'яті, яка використовується для побудови даної ЕОМ. Наприклад, комп'ютери з архітектурою IBM PC мають машинне слово довжиною 2 байти.

Швидкодія пам'яті визначається тривалістю операції обігу, тобто часом, що витрачається на пошук потрібної інформації в пам'яті і на її читання, або час на пошук місця в пам'яті, що призначається для зберігання цієї інформації, і на її запис:

tзв = max (tзв чт, tзв зп)

де tзв чт - швидкодія ЗП при зчитуванні інформації; tзв зп - швидкодія ЗП при записі.

Класифікація запам'ятовуючих пристроїв


Запам'ятовувальні пристрої можна класифікувати за цілим рядом параметрів і ознак. На рис.1 представлена класифікація за типом обігу та організації доступу до комірок ЗП.



Рис. 1.Класифікація запам'ятовуючих пристроїв

За типом звернення ЗП діляться на пристрої, що допускають як читання, так і запис інформації, і постійні запам'ятовувальні пристрої (ПЗП), призначені лише для читання записаних у них даних (ROM -- read only memory). ЗП першого типу використовуються в процесі роботи процесора для зберігання виконуваних програм, вихідних даних, проміжних і остаточних результатів. У ПЗП, як правило, зберігаються системні програми, необхідні для запуску комп'ютера в роботу, а також константи. В деяких ЕОМ, призначених, наприклад, для роботи в системах управління з одним і тим же незмінним алгоритмами, все програмне забезпечення може зберігатися в ПЗП.

У ЗП з довільним доступом (RAM -- random access memory) час доступу не залежить від місця розташування ділянки пам'яті (наприклад, ОЗП).

У ЗП з прямим (циклічним) доступом завдяки безперервному обертанню носія інформації (наприклад, магнітний диск - МД) можливість звернення до деякої ділянки носія циклічно повторюється. Час доступу тут залежить від взаємного розташування цієї ділянки і головок читання/запису і багато в чому визначається швидкістю обертання носія.

У ЗП з послідовним доступом проводиться послідовний перегляд ділянок носія інформації, поки потрібна ділянка не займе деяке потрібне положення для головок читання/запису (наприклад, магнітні стрічки - МС).

Ідеальний запам'ятовуючий пристрій повинен мати нескінченно велику ємністю і мати нескінченно малий час звернення. На практиці ці параметри знаходяться в протиріччі один одному: в рамках одного типу ЗП удосконалення одного з них веде до погіршення значення іншого. До того ж слід мати на увазі і економічну доцільність побудови запам’ятовуючого пристрою з тими чи іншими характеристиками при даному рівні розвитку технології. Тому в даний час запам'ятовуючі пристрої комп'ютера, як це й припускав Нейман, будуються за ієрархічним принципом (рис. 2).



Рис. 2.Ієрархічна організація пам'яті в сучасних ЕОМ

Ієрархічна структура пам'яті дозволяє економічно ефективно поєднувати зберігання великих обсягів інформації з швидким доступом до інформації в процесі її обробки.

Організація пам'яті обчислювальної системи

Запам'ятовувальні пристрою (ЗП) підсистеми пам'яті комп’ютерної системи можна збудувати в наступну ієрархію:

Таблиця 1. Ієрархія підсистеми пам'яті ПК



Тип ЗУ

1985

2000

Час вибірки

Типовий об'єм

Ціна/байт

Час вибірки

Типовий об'єм

Ціна/байт

1

Надоперативний ЗП (регістри)

0,2 - 5 нс

16/32 біт

$3/100

0,01 - 1 нс

32/64/128 біт

$0,1/10

2

Швидкодіючий буферний ЗП (кеш)

20 - 100 нс

8Кб - 64Кб

~ $10

0,5 - 2 нс

32Кб 1Мб

$0,1/0,5

3

Оперативний (основне) ЗП

~ 0,5 мс

1Мб - 256Мб

$ 0,02/1

2 нс - 20 нс

128Мб - 4Гб

$0,01/0,1

4

Зовнішній ЗП (масова пам'ять)

10 - 100 мс

1Мб - 1Гб

$ 0,002/ 0,04

5 - 20 мс

1Гб - 0,5 Тб

$0,001/0,01


Елементна база логіки пам’яті.

Оперативна пам'ять була присутня вже в першому поколінні ЕОМ — на початку п'ятдесятих років двадцятого століття. До нашого часу змінилося не одне покоління елементної бази, на котрих була побудована пам'ять. Тому наводимо деяку класифікацію ОЗП за елементною базою і конструктивними особливостями.

Енергозалежна і енергонезалежна пам'ять

ЕОМ першого покоління по елементній базі були вкрай не надійними. Так, середній час роботи до відмови для ЕВМ “ENIAC” складав 30 хвилин. Швидкість обрахунку при цьому була не порівнянна із швидкістю обрахунку сучасних комп'ютерів. Тому вимоги до збереження даних в пам'яті комп'ютера при відмові ЕОМ були суворіші, ніж вимоги до швидкодії оперативної пам'яті. Внаслідок цього в цих ЕОМ використовувалася незалежна пам'ять.

Незалежна пам'ять дозволяла зберігати введені в неї дані тривалий час (до одного місяця) при відключенні живлення. Найчастіше як незалежна пам'ять використовувалися феритові осердя. Вони представляли собою тор, виготовлений із спеціальних матеріалів — феритів. Ферити характеризуються тим, що петля гістерезису залежності їх намагніченості від зовнішнього магнітного поля носить практично прямокутний характер.

Р
ис.1 Діаграма намагніченості феритів.


Внаслідок цього намагніченість цього осердя міняється скачками (положення двійкового 0 або 1, див. рис.1.). Тому, зібравши схему, показану на рисунку 2, практично маємо простий елемент пам'яті ємкістю в 1 біт. Пам'ять на феритових осердях працювала повільно і неефективно: адже на перемагнічування осердя був потрібний час і витрачалося багато електричної енергії. Тому із поліпшенням надійності елементної бази ЕОМ незалежна пам'ять стала витіснятися енергозалежною — швидшою, економнішою і дешевшою.

Р
ис. 2 Схема елементу пам'яті на феритових сердечниках.


Напівпровідникова пам'ять.

На відміну від пам'яті на феритових осердях напівпровідникова пам'ять енергозалежна. Це означає, що при виключенні живленняїї вміст втрачається.

Перевагами ж напівпровідникової пам'яті перед її замінниками є:

  • мала розсіювана потужність;

  • висока швидкодія;

  • компактність.

Ці переваги набагато перекривають недоліки напівпровідникової пам'яті, що роблять її незамінною в ОЗП сучасних комп'ютерів.

SRAM і DRAM.

Напівпровідникова оперативна пам'ять нині ділиться на статичне ОЗП (SRAM) і динамічне ОЗП (DRAM).

SRAM

Статична пам'ять в якості елементної бази використовує тригери. Тригером називають елемент на транзисторах, котрий може знаходитися в одному з двох стійких станів (0 і 1), а по зовнішньому сигналу він здатний міняти значення. Таким чином, тригер може служити елементом пам'яті, що зберігає один біт інформації. Будь-який тригер можна створити з трьох основних логічних елементів: «І», «АБО», «НІ». Тому все, що відноситься до елементної бази логіки, відноситься і до тригерів. Сама ж пам'ять, заснована на тригерах, називається статичною (SRAM).

DRAM.

Для того, щоб здешевити оперативну пам'ять, в 90-х роках XX століття замість дорогого статичного ОЗП на тригерах почали використовувати динамічне ОЗП (DRAM). Принцип пристрою DRAM наступний: система метал-діелектрик-полупровідник здатна працювати як конденсатор. Як відомо, конденсатор здатний якийсь час “тримати” на собі електричний заряд. Позначивши “заряджений” стан як 1 і “незаряджений” як 0, ми отримаємо елемент пам'яті ємкістю 1 біт. Оскільки заряд на конденсаторі розсівається через деякий проміжок часу (котрий залежить від якості матеріалу і технології його виготовлення), то його необхідно періодично “заряджати” (регенерувати), прочитуючи і знов записуючи в нього дані. Через це і виник термін “динамічна” для цього виду пам'яті.


Елементна база логіки для типів ЗП

  1. РТЛ - резистивно-транзисторна логіка. Історично є першою елементною базою логіки, що працювала на ЕОМ другого покоління. Володіє великою розсіюючою потужністю (понад 100 мВт на логічний елемент). Не застосовувалася вже в ЕОМ третього покоління.

  2. ТТЛ, або Т²Л — транзисторно-транзисторна логіка. Реалізована на біполярних транзисторах. Використовувалася в інтегральних схемах малого і середнього ступеня інтеграції. Володіє часом затримки сигналу в логічному елементі - 10 нс, а споживана потужність на елемент —10 мВт.

  3. ТТЛ-шотки - це модифікація ТТЛ з використанням діода Шотки. Володіє меншим часом затримки (3 нс) і високою розсіюваною потужністю (20 мВт).








  1. ІІЛ, або І²Л — інтегральная інжекторна логіка. Це різновид ТТЛ, базовим елементом котрого є не біполярні транзистори одного роду (pnp або npn), а горизонтально розташованого p+n+p транзистора і вертикально розташованого npn транзистора. Це дозволяє створити високу щільність елементів на ВІС і НВІС. При цьому споживана потужність рівна 50 мкВт на елемент і час затримки сигналу – 10 нс.

  2. ЕЗЛ — логічні елементи із емітерними зв'язками. Ця логіка також побудована на біполярних транзисторах. Час затримки в них —0,5 — 2 нс, споживана потужність — 25 — 50 мВт.



  1. Елементи на МДП (МОП) — транзисторах. Це схеми, в яких біполярні транзистори замінені на польові. Час затримки таких елементів складає від 1 до 10 нс, споживана потужність — від 0,1 до 1,0 мВт

  2. CMOS (КМОП) — логіка (комплементарна логіка). В цій логіці використовуються симетрично включені N-МОП і P-МОП транзистори. Споживана потужність в статичному режимі —50 мкВт, затримка —10 —50 нс.

Як видно із цього огляду, логіка на біполярних транзисторах найшвидша, але одночасно найдорожча і володіє високою потужністю розсіяння (це означає, що краще “гріється”.) За інших рівних умов логіка на польових транзисторах повільніша, але володіє меншим електроспоживанням і меншою вартістю.

Все це є елементною базою статичного ОЗП. Статичне ОЗП —дорогий і неекономний вид ОЗП. Тому його використовують в основному для кеш-пам'яті, для регістрів мікропроцесорів і системах управління RDRAM.

Оперативна пам'ять - пристрій, який служить для зберігання інформації (програм, вихідних даних, проміжних і кінцевих результатів обробки), безпосередньо використовуваної в ході виконання програми в процесорі. В даний час обсяг ОП персональних комп'ютерів становить кілька гігабайт. Оперативна пам'ять працює на частоті системної шини і вимагає 6-8 циклів синхронізації шини для звернення до неї. Так, при частоті роботи системної шини 100 МГц (при цьому період дорівнює 10 нс) час звернення до оперативної пам'яті складе кілька десятків наносекунд.

Елементна база DRAM. Ядро мікросхеми динамічної пам'яті складається з безлічі комірок, кожна з яких зберігає лише один біт інформації. На фізичному рівні комірки об'єднуються в прямокутну матрицю, горизонтальні лінійки якої називаються рядками (ROW), а вертикальні - стовпцями (Column) або сторінками (Page).

Лінійки представляють собою звичайні провідники, на перетині яких знаходиться комірки- нескладний пристрій, що складається з одного транзистора і одного конденсатора.

Конденсатори відводиться роль безпосереднього зберігача інформації. Правда, зберігає він дуже небагато - всього один біт. Відсутність заряду на обкладках відповідає логічному нулю, а його наявність - логічної одиниці. Транзистор ж відіграє роль "ключа", що утримує конденсатор від розряду. У спокійному стані транзистор закритий, але, варто подати на відповідний рядок матриці електричний сигнал (конкретний час залежить від конструктивних особливостей і якості виготовлення мікросхеми) він відкриється, поєднуючи обкладку конденсатора з відповідним їй стовпцем.

Чутливий підсилювач, підключений до кожного з стовпців матриці, реагуючи на слабкий потік електронів, який подався через відкриті транзистори, з обкладок конденсаторів зчитує всю сторінку цілком. Тому саме сторінка є мінімальною порцією обміну є ядром динамічної пам'яті. Читання/запис окремо взятої комірки неможливо. Відкриття одного рядка приводить до відкриття всіх, підключених до нього транзисторів, а, отже, - розряду закріплених за цими транзисторами конденсаторів.

Читання комірки деструктивно за своєю природою, оскільки чутливий підсилювач розряджає конденсатор в процесі зчитування його заряду. "Завдяки" цьому динамічна пам'ять представляє собою пам'ять разової дії. Щоб уникнути втрати інформації зчитаний рядок доводиться тут же перезаписувати знову. В залежності від конструктивних особливостей цю місію виконує або контролер пам'яті, або сама мікросхема пам'яті. Практично всі сучасні мікросхеми належать до останньої категорії.

Зважаючи на мікроскопічних розмірів, а, отже, ємності конденсатора записана на ньому інформація зберігається вкрай недовго, - буквально соті, а то тисячні частки секунди. Причина тому - саморозряд конденсатора. Незважаючи на використання високоякісних діелектриків з величезним питомим опором, заряд стікає дуже швидко, адже кількість електронів, накопичених конденсатором на обкладках, відносно невелика. Для боротьби з "забудькуватістю" пам'яті вдаються до її регенерації - періодичному зчитування осередків з наступною перезаписом. В залежності від конструктивних особливостей "регенератор" може знаходитися як в контролері, так і в самій мікросхемі пам'яті. Сьогодні ж регенератор найчастіше вбудовується всередину самої мікросхеми, причому перед регенерацією вміст оновлюваного рядка копіюється в спеціальний буфер, що запобігає блокуванню доступу до інформації.

Від кількості встановленої в комп'ютері оперативної пам'яті прямо залежить можливість, якими програмами ви зможете на ньому працювати.

Часто для оперативної пам'яті використовують позначення RAM (Random Access Memory), тобто пам'ять з довільним доступом. Це означає, що звернення до даних, що зберігаються в оперативній пам'яті, не залежить від порядку їх розташування в пам'яті. Коли говорять про пам'ять комп'ютера, зазвичай мають на увазі оперативну пам'ять, перш за все мікросхеми пам'яті або модулі, в яких зберігаються активні програми і дані, використовувані процесором.

Напівпровідникова оперативна пам'ять в даний час ділиться на статичне ОЗУ (SRAM) і динамічне ОЗУ (DRAM).


Класифікація ОЗУ


ОСНОВИ РОБОТИ ТА ФІЗИЧНА ОРГАНІЗАЦІЯ SDRAM

Абревіатура SDRAM розшифровується як Synchronous Dynamic Random Access Memory - синхронна динамічна пам'ять з довільним доступом. Під «синхронністю» зазвичай розуміється строга прив'язка керуючих сигналів і часових діаграм функціонування пам'яті до частоті системної шини. Таким чином, під «синхронною» операцією SDRAM в даний час слід розуміти сувору прив'язку часових інтервалів відправки команд і даних по відповідних інтерфейсів пристрої пам'яті до частоти шини пам'яті (тобто, всі операції в ОЗУ відбуваються строго по фронту/зрізу синхросигналу інтерфейсу пам'яті). Так, відправка команд і читання/запис даних може здійснюватися на кожному такті шини пам'яті (за позитивного перепаду - «Фронту» синхросигналу; у разі пам'яті DDR/DDR2 передача даних відбувається як за «фронту», так і з негативного перепаду - «Зрізу» синхросигналу), але не за довільним часових інтервалам (як це здійснювалося в асинхронній DRAM).

Поняття «динамічної» пам'яті, DRAM, відноситься до всіх типів оперативної пам'яті, починаючи з найдавнішої, «звичайної» асинхронної динамічної пам'яті і закінчуючи сучасною DDR3. Цей термін вводиться в протилежність поняття «статичною» пам'яті (SRAM) і означає, що вміст кожної комірки пам'яті періодично необхідно оновлювати (зважаючи на особливості її конструкції). У той же час, статична пам'ять, що характеризується більш складною і дорожчий конструкцією комырок і застосовується як кеш-пам'яті в процесорах (а раніше - і на материнських платах), вільна від циклів регенерації, тому що в її основі лежить не ємність (динамічна складова), а тригер (статична складова).

«Пам'яті з довільним доступом» - Random Access Memory, RAM. Традиційно, це поняття протиставляється пристроям «пам'яті тільки на читання» - Read-Only Memory, ROM. Більш правильно призначення і принцип роботи оперативної пам'яті відображає абревіатура «RWM» (Read-Write Memory), яка, проте, зустрічається набагато рідше. Україномовні скорочень RAM і ROM - ОЗП (оперативний запам'ятовуючий пристрій) і ПЗП (постійний запам'ятовуючий пристрій), відповідно.

Мікросхеми SDRAM: Фізична організація і принципи роботи

Загальний принцип організації та функціонування мікросхем динамічної пам'яті (DRAM) практично єдиний для всіх її типів - як первісної асинхронної, так і сучасної синхронної. Виняток становлять хіба що екзотичні варіанти, на зразок Direct Rambus DRAM (DRDRAM). Масив пам'яті DRAM можна розглядати як матрицю (двовимірний масив) елементів (строго кажучи, це поняття відноситься до логічного рівню організації мікросхеми пам'яті, розглянутому), кожен з яких містить одну або кілька фізичних комірок (залежно від конфігурації мікросхеми), здатних вміщати елементарну одиницю інформації - один біт даних. Комірки представляють собою поєднання транзистора (ключа) і конденсатора (запам'ятовуючого елементу). Доступ до елементів матриці здійснюється за допомогою декодерів рядка адреси і адреси стовпця, які керуються сигналами RAS # (сигнал вибору рядка - Row Access Strobe) і CAS # (сигнал вибору стовпця - Column Access Strobe).

З міркувань мінімізації розміру упаковки мікросхеми, адреси рядків і стовпців передаються по одним і тим же адресних лініях мікросхеми - іншими словами, говорять про мультиплексуванні адрес рядків і стовпців. Так, наприклад, 22-розрядний повну адресу комірки може поділятися на два 11-розрядних адреси (рядка і стовпця), які послідовно (через певний інтервал часу) подаються на адресні лінії мікросхеми пам'яті. Одночасно з другою частиною адреси (адреси стовпця) за єдиним командно-адресним інтерфейсом мікросхеми SDRAM подається відповідна команда (читання або запису даних). Всередині мікросхеми пам'яті адреси рядка і стовпця тимчасово зберігаються в буферах (засувках) адреса рядка і адреса стовпця, відповідно.

З динамічною матрицею пам'яті пов'язаний особливий буфер статичної природи, іменований «Підсилювачем рівня» (SenseAmp), розмір якого дорівнює розміру одного рядка, необхідний для здійснення операцій читання і регенерації даних, що містяться в комірках пам'яті. Оскільки останні фізично являють собою конденсатори, розряджаються при здійсненні кожної операції читання, підсилювач рівня зобов'язаний відновити дані, що зберігаються в комірці, після завершення циклу доступу.

Крім того, оскільки конденсатори з часом втрачають свій заряд (незалежно від операцій читання), для запобігання втрати даних необхідно періодично оновлювати комірки. У сучасних типах пам'яті, які підтримують режими автоматичної регенерації (у «пробудженому» стані) і саморегенераціі (у «сплячому» стані), звичайно це є завданням внутрішнього контролера регенерації, розташованого безпосередньо в мікросхемі пам'яті.

Схема звернення до комірки пам'яті в самому загальному випадку може бути представлена наступним чином:

  1. На адресні лінії мікросхеми пам'яті подається адреса рядка. Поряд з цим подається сигнал RAS #, який поміщає адресу в буфер (засувку) адреси рядка.

  2. Після стабілізації сигналу RAS #, декодер адреси рядка вибирає потрібний рядок, і її вміст переміщається в підсилювач рівня (при цьому логічний стан рядка масиву інвертується).

  3. На адресні лінії мікросхеми пам'яті подається адреса стовпця разом з подачею сигналу CAS #, поміщає адресу в буфер (засувку) адреси стовпця.

  4. Оскільки сигнал CAS # також служить сигналом виведення даних, у міру його стабілізації підсилювач рівня відправляє вибрані (відповідні адресою стовпця) дані в буфер виводу.

  5. Сигнали CAS # і RAS # послідовно дезактивують, що дозволяє відновити цикл доступу (після проміжку часу, протягом якого дані з підсилювача рівня повертаються назад в масив комірок рядки, відновлюючи його колишній логічний стан).

Так виглядала реальна схема доступу до комірки DRAM ще до появи першого реально використовуваних мікросхем асинхронних модулів пам'яті типу FPM (Fast Page Mode) DRAM. Ця схема є досить неоптимальною. Дійсно, якщо нам потрібно рахувати вміст не однієї, а відразу декількох підряд розташованих комірок, що відрізняються лише адресою стовпця, але не адресою рядка, то немає необхідності кожен раз подавати сигнал RAS # з однією і тією ж адресою рядка (тобто виконувати кроки 1-2). Замість цього, достатньо утримувати сигнал RAS# активним протягом проміжку часу, що відповідає, наприклад, чотирьом послідовним циклів читання (кроки 3-4, з наступною дезактивацією CAS#), після чого дезактивувати сигнал RAS#. Саме така схема застосовувалася в асинхронної пам'яті типу FPM DRAM і пізнішої EDO (Enhanced Data Output) DRAM. Остання відрізнялася випереджуючою подачею адреси наступного стовпця, що дозволяло досягти менших затримок при операціях читання. У сучасних мікросхемах SDRAM схема звернення до комірок пам'яті виглядає аналогічно.

Мікросхеми SDRAM: Логічна організація

Мікросхема DRAM, фактично, представляє собою двовимірний масив (матрицю) елементів, що складаються з одного або декількох елементарних фізичних комірок. Очевидно, що головною характеристикою цього масиву є його ємність, що виражається в кількості біт інформації, яку вона здатна вмістити. Часто можна зустріти поняття «256-Мбіт», «512-Мбіт» мікросхем пам'яті - мова тут йде саме про цей параметрі. Проте скласти цю ємність можна різними способами - ми говоримо зараз не про кількість рядків і стовпців, але про розмірність, або «місткість» індивідуального елемента. Остання прямо пов'язана з кількістю ліній даних, тобто шириною зовнішньої шини даних мікросхеми пам'яті. Ширина шини даних найперших мікросхем пам'яті становила всього 1 біт, у цей же час найбільш часто зустрічаються 4 -, 8 - і 16 - (рідше - 32 -) бітні мікросхеми пам'яті. Таким чином, мікросхему пам'яті ємністю 512 Мбіт можна скласти, наприклад, з 128М (134 217 728) 4-бітових елементів, 64М (67 108 864) 8-бітових елементів або 32М (33 554 432) 16-бітових елементів - відповідні конфігурації записуються як «128Mx4», «64Mx8» і «32Mx16». Перша з цих цифр іменується глибиною мікросхеми пам'яті (безрозмірна величина), друга - шириною (виражена в бітах).

Істотна відмінна риса мікросхем SDRAM від мікросхем більш ранніх типів DRAM полягає в розбитті масиву даних на кілька логічних банків (як мінімум - 2, звичайно - 4). Не слід плутати це поняття з поняттям «фізичного банку» (званого також «ранком» (rank) пам'яті), визначеним для модуля, але не мікросхеми пам'яті. Зараз лише відзначимо, що зовнішня шина даних кожного логічного банку (на відміну від фізичної, який складається з декількох мікросхем пам'яті для «заповнення» шини даних контролера пам'яті) характеризується тією ж розрядністю (шириною), що і розрядність (ширина) зовнішньої шини даних мікросхеми пам'яті в цілому (x4, x8 або x16). Іншими словами, логічне розділення масиву мікросхеми на банки здійснюється на рівні кількості елементів у масиві, але не розрядності елементів. Таким чином, розглянуті вище реальні приклади логічної організації 512-Мбіт мікросхеми при її «розбивання» на 4 банки можуть бути записані як 32Mx4x4 банку, 16Mx8x4 банку і 8Mx16x4 банку, відповідно. Тим не менше, набагато частіше на маркуванні мікросхем пам'яті (або її розшифровку в технічній документації) зустрічаються саме конфігурації «повної» ємності, без урахування її поділу на окремі логічні банки, тоді як докладний опис організації мікросхеми (кількість банків, рядків і стовпців, ширину зовнішньої шини даних банку) можна зустріти лише в докладній технічній документації на даний вид мікросхем SDRAM.

Розбиття масиву пам'яті SDRAM на банки було введено, головним чином, з міркувань продуктивності (точніше, мінімізації системних затримок - тобто затримок надходження даних в систему). У самому простому і поки достатньому викладі, можна сказати, що після здійснення будь-якої операції з рядком пам'яті, після дезактивації сигналу RAS#, потрібен певний час для здійснення її «підзарядки». І перевага «багатобанкових» мікросхем SDRAM полягає в тому, що можна звертатися до рядка одного банку, поки рядок іншого банку знаходиться на «підзарядці». Можна розташувати дані в пам'яті і організувати до них доступ таким чином, що далі будуть запитом дані з другого банку, вже «підзаряженного» і готового до роботи. У цей момент цілком природно «заряджати» перший банк, і так далі. Така схема доступу до пам'яті називається «Доступом з чергуванням банків» (Bank Interleave).

Модулі SDRAM: Організація

Основні параметри логічної організації мікросхем пам'яті - ємність, глибину і ширину, можна поширити і на модулі пам'яті типу SDRAM.

Ємності (або обсягу) модуля - це максимальний обсяг інформації, що даний модуль здатний вмістити в себе. Теоретично він може виражатися і в бітах, однак загальноприйнятої «споживчої» характеристикою модуля пам'яті є його обсяг (ємність), виражений в байтах - точніше, з огляду на сучасний рівень використовуваних обсягів пам'яті - в мега-, або навіть гігабайтах.

Ширина модуля - це розрядність його інтерфейсу шини даних, яка відповідає розрядності шини даних контролера пам'яті і для всіх сучасних типів контролерів пам'яті SDRAM (SDR, DDR і DDR2) складає 64 біта. Таким чином, всі сучасні модулі характеризуються шириною інтерфейсу шини даних «x64». Яким же чином досягається відповідність між 64-бітна шириною шини даних контролера пам'яті (64-бітним інтерфейсом модуля пам'яті), коли типова ширина зовнішньої шини даних мікросхем пам'яті звичайно становить лише 4, 8 або 16 біт? Відповідь дуже проста - інтерфейс шини даних модуля складається простим послідовним «злиттям» зовнішніх шин даних індивідуальних мікросхем модуля пам'яті. Таке «заповнення» шини даних контролера пам'яті прийнято називати складанням фізичного банку пам'яті. Таким чином, для складання однієї фізичного банку 64-розрядного модуля пам'яті SDRAM необхідно і достатньо наявності 16 мікросхем x4, 8 мікросхем x8 (це найбільш часто зустрічають варіант) або 4 мікросхем x16.

Глибина модуля - є характеристикою місткості модуля пам'яті, вираженої в кількості «слів» певної ширини, обчислюється простим діленням повного обсягу модуля (вираженого в бітах) на його ширину (розрядність шини даних, також виражену в бітах) . Так, типовий 512МБ модуль пам'яті SDR/DDR/DDR2 SDRAM має глибину, рівну 512МБайт * 8 (біт / байт) / 64 біта = 64м. Відповідно, добуток ширини на глибину дає повну ємність модуля і визначає його організацію, або геометрію, яка в даному прикладі записується у вигляді «64Мx64».

Повертаючись до фізичних банків модуля пам'яті, зауважимо, що при використанні достатньо «широких» мікросхем x8 або x16 нічого не заважає помістити і більшу їх кількість, що відповідає не одному, а двом фізичним банкам - 16 мікросхем x8 або 8 мікросхем x16. Так розрізняють однобанкові (або «одноранкові», single-rank) і двухбанкові («Двухранкові», dual-rank) модулі. Двухбанкові модулі пам'яті найбільш часто представлені конфігурацією «16 мікросхем x8», при цьому один з фізичних банків (перші 8 мікросхем) розташований з лицьового боку модуля, а другий з них (решта 8 мікросхем) - з тильного. Наявність більше одного фізичної банку в модулі пам'яті не можна вважати певною перевагою, тому що може вимагати збільшення затримок командного інтерфейсу.

Модулі пам'яті: Мікросхема SPD

Ще до появи першого типу синхронної динамічної оперативної пам'яті SDR SDRAM стандартом JEDEC передбачається, що на кожному модулі пам'яті має бути присутня невелика спеціалізована мікросхема ПЗУ, що іменується мікросхемою «послідовного виявлення присутності» (Serial Presence Detect, SPD). Ця мікросхема містить основну інформацію про тип і конфігурації модуля, тимчасові затримки (таймінги), яких необхідно дотримуватися при виконанні тієї чи іншої операції на рівні мікросхем пам'яті, а також іншу інформацію, що включає в себе код виробника модуля, його серійний номер, дату виготовлення тощо. Ревізія стандарту SPD модулів пам'яті DDR2 також містить у собі дані про температурний режим функціонування модулів, яка може використовуватися, наприклад, для підтримки оптимального температурного режиму шляхом управління синхронізацією (регулюванням скважністю імпульсів синхросигналу) пам'яті (так званий «троттлінг пам'яті», DRAM Throttle).


Пам'ять типу DRAM

Динамічна оперативна пам'ять (Dynamic RAM - DRAM) Використовується в більшості систем оперативної пам'яті персональних комп'ютерів. Основна перевага цього типу пам'яті полягає в тому, що її комірки упаковані дуже щільно, тобто в невелику мікросхему можна упакувати багато бітів, а значить, на їх основі можна побудувати пам'ять більшої ємності.

Комірки пам'яті в мікросхемі DRAM - це крихітні конденсатори, які утримують заряди. Проблеми, пов'язані з пам'яттю цього типу, викликані тим, що вона динамічна, тобто повинна постійно регенерувати, тому що в противному випадку електричні заряди в конденсаторах пам'яті будуть "стікати", і дані будуть втрачені. Регенерація в мікросхемі відбувається одночасно по всій рядку матриці при зверненні до будь-якої з її осередків. Максимальний період обігу до кождой рядку TRF (refresh time) Для гарантованого збереження інформації у сучасної пам'яті лежить в межах 8-64 мс. Залежно від обсягу та організації матриці для одноразової регенерації всього обсягу потрібний 512, 1024, 2048 або 4096 циклів звернень. При розподіленої регенерації (distributed refresh) Одиночні цикли регенерації виконуються рівномірно з періодом tRF, який для стандартної пам'яті приймається рівним 15,6 мкс. Період цих циклів називають «refresh rate», Хоча таку назву більше підійшла б до зворотного величиною - частоті циклів f=l/tRF. Для пам'яті з розширеної регенерацією (extended refresh) допустимо період циклів до 125 мкс. Можливий також і варіант пакетної регенерації (burst refresh), коли всі цикли регенерації збираються в пакет, під час якого звернення до пам'яті з читання і запису блокується. При кількості циклів 1024 ці пакети будуть періодично займати шину пам'яті приблизно на 130 мкс, що далеко не завжди припустимо. З цієї причини, як правило, виконується розподіленийва регенерація, хоча можливий і проміжний варіант - пакетами по кілька циклів.

Деякі системи дозволяють змінити параметри регенерації за допомогою програми установки параметрів CMOS, Але збільшення часу між циклами регенерації може привести до того, що в деяких осередках пам'яті заряд "стече", а це викличе збій пам'яті. У більшості випадків надійніше дотримуватися рекомендованої або заданій за замовчуванням частоти регенерації.

У пристроях DRAM для зберігання одного біта використовується тільки транзистор і конденсатор, тому вони більш місткі, ніж мікросхеми інших типів пам'яті. Транзистор для кожного однозарядна регістра DRAM використовує для читання стану суміжного конденсатора. Якщо конденсатор заряджений, у клітинці записана 1; якщо заряду немає - записаний 0. Заряди в крихітних конденсаторах увесь час стікають, ось чому пам'ять повинна постійно регенерувати. Навіть миттєве переривання подачі живлення або який-небудь збій в циклах регенерації приведе до втрати заряду у комірці DRAM, А отже, до втрати даних.

Кожна клітинка здатна зберігати тільки один біт. Якщо конденсатор заряджений осередку, то це означає, що біт включений, якщо розряджений - вимкнений. Якщо необхідно запам'ятати один байт даних, то знадобиться 8 комірок (1 байт = 8 бітів). Осередки розташовані в матрицях і кожна з них має свою адресу, що складається з номера рядка і номера стовпця.

Тепер розглянемо, як відбувається читання. Спочатку на всі входи подається сигнал RAS (Row Address Strobe) - це адреса рядка. Після цього, всі дані з цього рядка записуються в буфер. Потім на регістр подається сигнал CAS (Column Address Strobe) - це сигнал стовпця і відбувається вибір біта з відповідною адресою. Цей біт і подається на вихід. Але під час зчитування дані в клітинках зчитаної рядка руйнуються і їх необхідно перезаписати, взявши з буфера.



Тепер запис. Подається сигнал WR (Write) і інформація надходить на шину стовпця не з регістра, а з інформаційного входу пам'яті через комутатор, певний адресою стовпця. Таким чином, проходження даних при записі визначається комбінацією сигналів адреси стовпця і рядка і дозволу запису даних в пам'ять. Під час запису дані з реєстру рядка на вихід не надходять.

Слід врахувати те, що матриці з осередками розташовані ось таким ось чином:



Це означає, що за один раз буде лічений не один біт, а декілька. Якщо паралельно розташовано 8 матриць, то відразу лічений буде один байт. Це називається розрядністю. Кількість ліній, по яких будуть передаватися дані від (або на) паралельних матриць, визначається розрядністю шини введення / виведення мікросхеми.

Найважливішою характеристикою DRAM є швидкодія = тривалість циклу + час затримки + час доступу,

де

  • тривалість циклу - час, витрачений на передачу даних,

  • час затримки - початкова установка адреси рядка і стовпця

  • час доступу - час пошуку самої скриньки.

Всі параметри вимірюються в наносекунд.

Зараз вже не актуально використовувати 66-МГц шини пам'яті. Розробники DRAM знайшли можливість подолати цей рубіж і витягли деякі додаткові переваги шляхом здійснення синхронного інтерфейсу.

З асинхронним інтерфейсом процесор повинен чекати, поки DRAM закінчить виконання своїх внутрішніх операцій, які зазвичай займають близько 60 нс. З синхронним управлінням DRAM відбувається замикання інформації від процесора під управлінням внутрішнього годинника. Тригери запам'ятовують адреси, сигнали управління та даних, що дозволяє процесору виконувати інші завдання. Після певної кількості циклів дані стають доступні, і процесор може зчитувати їх з вихідних ліній.

Інша перевага синхронного інтерфейсу полягає в тому, що системний годинник задають тільки часові межі, необхідні DRAM. Це виключає необхідність наявності безлічі стробірующіх імпульсів. У результаті спрощується введення, оскільки контрольні сигнали адреси даних можуть бути збережені без участі процесора і тимчасових затримок. Подібні переваги також реалізовані і в операціях виводу.


Принцип дії DRAM

Фізично DRAM-пам'ять представляє собою набір запам'ятовуючих комірок, які складаються з конденсаторів і транзисторів, розташованих усередині напівпровідникової мікросхем пам'яті. При відсутності подачі електроенергії до пам'яті цього типу відбувається розряд конденсаторів, і пам'ять спустошується (обнуляється). Для підтримки необхідного напруги на обкладинках конденсаторів осередків та збереження вмісту, їх необхідно періодично підзаряджати, докладаючи до них напруги через комутуючі транзисторні ключі. Така динамічна підтримка заряду конденсатора є основоположним принципом роботи пам'яті типу DRAM. Конденсатори заряджають у разі, коли в «комірку» записується одиничний біт, і розряджають у разі, коли в «комірку» необхідно записувати нульовий біт. Важливим елементом пам'яті цього типу є чутливий підсилювач (англ. sense amp), підключений до кожного з стовпців «прямокутника». Він, реагуючи на слабкий потік електронів, кинулися через відкриті транзистори з обкладок конденсаторів, зчитує всю сторінку цілком. Саме сторінка є мінімальною порцією обміну з динамічною пам'яттю, тому що обмін даними з окремо взятою коміркою неможливий.



Рис. Принцип дії читання DRAM для простого масиву 4 на 4

Регенерація

На відміну від статичної пам'яті типу SRAM (англ. static random access memory), яка є конструктивно більш складним і більш дорогим типом пам'яті і використовується в основному в кеш-пам'яті, пам'ять DRAM виготовляється на основі конденсаторів невеликої ємності, які швидко втрачають заряд. При цьому інформацію доводиться оновлювати через певні проміжки часу, щоб уникнути втрат даних. Цей процес називається регенерацією пам'яті. Він реалізується спеціальним контроллером, встановленим на материнській платі або ж на кристалі центрального процесора. Протягом часу, званого кроком регенерації, у DRAM перезаписується цілий рядок «комірок», і через 8-64 мс оновлюються всі рядки пам'яті. Процес регенерації пам'яті в класичному варіанті суттєво «гальмує» роботу системи, оскільки в цей час обмін даними з пам'яттю неможливий. Регенерація, заснована на звичайному переборі рядків, не застосовується в сучасних типах DRAM. Існує кілька більш економічних варіантів цього процесу: розширений, пакетний, розподілений. Найбільш економічною є прихована (тіньова) регенерація. З нових технологій регенерації можна виділити тип регенерації PASR (англ. Partial Array Self Refresh), що застосовується компанією Samsung в чіпах пам'яті SDRAM з низьким рівнем енергоспоживання. Регенерація «комірок» виконується тільки в період очікування в тих банках пам'яті, в яких «є дані». Паралельно з цією технологією реалізується метод TCSR (англ. Temperature Compensated Self Refresh), який призначений для регулювання швидкості процесу регенерації в залежності від робочої температури.

Побудова ЗП із заданою організацією


У сучасних ЕОМ мінімальної одиницею пам'яті, яка адресується є, як правило, 1 байт. У зв'язку з цим обмін з пам'яттю організується блоками, кратними цій величині: байтами, словами, подвійними словами, учетвереннимі словами, в залежності від виконуваної процесором команди і розрядності зовнішньої шини даних. Такий обмін проходить під управлінням спеціальних сигналів, що надходять з системної шини. Перетворення інформації з формату її подання на шині даних у формат, що враховує організацію конкретних схем пам'яті, здійснюється спеціальними інтерфейсними схемами. Великі інтегральні схеми (ВІС), на яких будуються модулі пам'яті, є виробами електронної промисловості і можуть мати різну організацію. Розробники засобів обчислювальної техніки повинні враховувати наявну в них номенклатуру ВІС пам'яті, щоб побудувати запам'ятовуючий пристрій необхідної ємності і організації. Для цієї мети може проводитися об'єднання декількох ВІС або з метою збільшення кількості слів у модулі пам'яті, або для нарощування розрядності кожного слова, або з тією і іншою метою одночасно.

Розглянемо варіанти побудови блоку пам'яті необхідної організації за наявності заданих ВІС пам'яті.

  1. Побудувати ОЗУ з організацією 8К*8 розрядів на ВІС з організацією 1К*8 розрядів (рис.5.3).



Рис. 5.3.Умовно-графічні позначення запам'ятовуючих пристроїв з різною організацією: а - 1К*8 розрядів; б - 8К*8 розрядів

У даному випадку потрібно побудувати модуль пам'яті, що має більше число слів, ніж в складових його ВІС. Модуль пам'яті буде складатися з восьми ВІС. Для звернення до модуля пам'яті використовується 13-розрядна адреса (А12 А0), що надходить по шині адреси (ША). Три старших розряду (А12-А10) Визначають ту схему, яка в даний момент включається в роботу, а кожен осередок всередині ВІС визначається 10-ма молодшими розрядами адреси (А9-А0) (рис. 5.4).



Рис. 5.4.Організація модуля пам'яті

При одиничному значенні сигналу на вході вибору кристалу ВІС (CS = 1) Вихідні розряди даних знаходяться в третьому стані, тобто як би відключені від шини (DO = Z). Таким чином, при будь-яких показників коду на шині адреси завжди в роботі знаходиться один і тільки один з восьми ВІС (рис. 5.5).



Рис. 5.5.Оперативна пам'ять об'ємом 8К*8 розрядів на ВІС з організацією 1К*8 розрядів

У реальних мікросхемах шини даних запису та читання (DI і DO) зазвичай є загальним двонаправлену шину.

Сигнали на шині управління означають: MW - сигнал запису в пам'ять, MR - сигнал читання з пам'яті.

  1. Побудувати ОЗУ з організацією 1К 8 розрядів на ВІС з організацією 1К*1 розряд (рис.5.6).



Рис. 5.6.Умовно-графічне позначення БІС з організацією 1К * 1 розряд

У даному випадку потрібно збільшити розрядність слова пам'яті. Так як всі розряди одного слова повинні записуватися і зчитуватися одночасно, то все ВІС повинні працювати паралельно. Модуль пам'яті буде складатися з восьми БІС (рис. 5.7). Якщо розробляється блок є частиною модуля пам'яті, що має об'єм більший, ніж 1К слів (наприклад, 8К), то необхідний спеціальний дешифратор, який буде дешіфріровать старші розряди адреси аналогічно тому, як показано на рис. 5.5 і включати в роботу даний блок.



Рис. 5.7.Оперативна пам'ять об'ємом 1К*8 розрядів на ВІС з організацією 1К*1 розряд


Теоретична пропускна здатність пам'яті, заявлена виробниками, зовсім не те ж саме, що й реальна продуктивність. Відкинувши паралелізм (який все одно не прискорює роботу переважної більшості існуючих на даний момент додатків) можна підрахувати максимально досяжну пропускну здатність при обробці залежних даних. Використовуємо для цього наступну формулу:



тут: C - пропускна здатність (Мегабайт/c), N - розрядності пам'яті (біт), T - повний час доступу (нс.).








Схожі:




База даних захищена авторським правом ©lib.exdat.com
При копіюванні матеріалу обов'язкове зазначення активного посилання відкритою для індексації.
звернутися до адміністрації