Поиск по базе сайта:
Рис 1 Верхній рівень структурної організації комп‘ютера icon

Рис 1 Верхній рівень структурної організації комп‘ютера




НазваРис 1 Верхній рівень структурної організації комп‘ютера
Сторінка4/4
Дата конвертації15.11.2012
Розмір0.53 Mb.
ТипДокументи
1   2   3   4
1. /AKC/БЛАНК_контролю_нау.doc
2. /AKC/КОНТРОЛЬНА_АКС.doc
3. /AKC/ЛЕКЦIф_м1/01_ЛЕКЦIЯ__1.doc
4. /AKC/ЛЕКЦIф_м1/02_ЛЕКЦIЯ__2.doc
5. /AKC/ЛЕКЦIф_м1/03_ЛЕКЦIЯ__3.doc
6. /AKC/ЛЕКЦIф_м1/04_ЛЕКЦIЯ__4.doc
7. /AKC/ЛЕКЦIф_м1/05_ЛЕКЦIЯ__5.doc
8. /AKC/ЛЕКЦIф_м1/06_ЛЕКЦIЯ__6.doc
9. /AKC/ЛЕКЦIф_м1/07_ЛЕКЦIЯ__7.doc
10. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/01_x86.doc
11. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/02_Поколiння_процесорiв_з_1_по_7.doc
12. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/03_Процесори_молодших_поколiнь.doc
13. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/04_Мiкропроцесори_шостого_поколiння.doc
14. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/05_Архiтектура_IA64.doc
15. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/06_Огляд_сучасних_процесорiв.doc
16. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_00_ЛЕКЦIЯ__8.doc
17. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_ПРОЦЕСОРИ_мат.doc
18. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_Типи процесорiв.doc
19. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_01_ОРГАНIЗАЦ_ПАМ+.doc
20. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_02_ДИНАМIЧНА_ПАМ+.doc
21. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_03_ТАЙМIНГИ+.doc
22. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_а_ЛЕКЦIЯ_ОП.doc
23. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_б_ЛЕКЦIЯ_Таймiнги.doc
24. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_в_ЛЕКЦIЯ_Огляд_ОП.doc
25. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_00_Фiзична структура HDD.doc
26. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_01_НАКОПИЧУВАЧI_+.doc
27. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_02_ЛЕКЦIЯ_RAID_.doc
28. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_02_ПРИСТР_ЗБЕРЕЖ_ДАНИХ_1+.doc
29. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_03_IDE.doc
30. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_04_SCSI_.doc
31. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01_ШИНИ_розширення.doc
32. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01а_PCI.doc
33. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01б_PCI_express.doc
34. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_00_Iнтерфейси.doc
35. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_01_СОМ.doc
36. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_02_LPT.doc
37. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_03+06_Iнтерфейси.doc
38. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_04_USB+FireWire.doc
39. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_05_Fibre Channel.doc
40. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_07_Bluetooth.doc
41. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_08_IrDa.doc
42. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_00_Вiдесистема.doc
43. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_00_вiдеоадаптер.doc
44. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_01_Аудио_ГУК_Р12.doc
45. /AKC/ПИТАННЯ+модуль2+акс.doc
46. /AKC/ПИТАННЯ_МОДУЛЬ_ь1+.doc
47. /AKC/тесты с ответами.doc
Національний авіаційний унуверситет
Завдання на контрольну роботу завданям курсової роботи з дисципліни «Архітектура комп’ютерних систем»
Тема 1 Класичні основи побудови еом. Покоління комп’ютерів
Тема 2 Основні архітектури кс
Тема: Системні ресурси Системними ресурсами
Тема: Системні ресурси. (продовження) Система переривань
Тема: Системні ресурси (продовження) Прямий доступ до пам'яті dma
1. Поняття системної плати
Тема організація введення-виведення І bios
X86 Intel 80x86
Архітектура і мікроархітектура процесорів. Покоління процесорів
Мікропроцесори фірми Intel молодших поколінь
Мікропроцесори шостого покоління
Архітектура ia-64
Arhitektura komp system
Рис 1 Верхній рівень структурної організації комп‘ютера
Зміст Введення
Тип процессора Микро-архитектура
Підсистеми пам'яті
Динамічне озп. Конструктивні особливості
Таймінги пам'яті поняття «таймінгів»
Тема 12. Класифікація запам’ятовуючих пристроїв. Типи оперативної пам’яті план лекції Поняття «пам’ять еом»
Тема 13. Таймінги
Arhitektura komp system
Тема 14. Фізична структура жорсткого диску
Жорсткі диски. Введення 2 Фізичний пристрій жорсткого диска 2
Raid-масиви початкового рівня Що таке raid?
Устройства хранения данных
Интерфейс ide ata/atapi и sата
Arhitektura komp system
8. pci/pci-x
Шини pci/pci-x
Шина pci express Шина pci express
Usb fireWire ps/2 ata (ide)/ атарі
Інтерфейс rs-232C — com-порт
Паралельний інтерфейс — lpt-порт
Універсальна послідовна шина
Usb (Universal Serial Bus універсальна послідовна шина) є промисловим стандартом розширення архітектури рс, орієнтованим на інтеграцію з телефонією І пристроями побутової електроніки. Версія 1
Fibre Channel Fibre Channel
Arhitektura komp system
Arhitektura komp system
Arhitektura komp system
Тема 11. Відеоадаптер
Img src= 44 html 2f3a33e
Питання до модуля №2
2) Основні компоненти машини фон Неймана 3) Які покоління комп’ютерів характеризуються децентралізацією управління процедурами вводу-виводу (системи переривання програм)
Які принципи програмно-керованих еом не використовувалися Нейманом

Архітектура і мікроархітектура процесорів. Покоління процесорів



Найбільш поширені процесори, які застосовуються в IBM-сумісних ПК є із сімейства 80х86 фірми Intel. В оригінальній машині IBM PC використовувався процесор 8088 з 16-розрядними регістрами. Всі наступні моделі процесорів, в ому числі 32-розрядні (386, 486, Pentium, Pentium Pro, Pentium II/III, Celeron, Pentium 4 від Intel, K5, K6, K7 (Athlon і Duron) від AMD) з розширенням MMX, SSE і 3DNow!, включають себе підмножину системи команд і архітектури попередньої моделі, забезпечуючи сумісність з раніше написаним ПО.

Процесори х86 мають саму складну в світі систему команд. Починаючи з 486 застосовується комбінована архітектура – CISC-процесор має RISC-ядро. В даний час нараховується 7 поколінь процесорів х86:

  • Перше покоління (процесори 8086 та 8088 і математичний співпроцесор 8087) задало архітектурну базу – набір нерівномірних 16-розрідних регістрів, сегментну систему адресації пам’яті в межах 1 Мбайт, систему команд, систему переривань і деякі інші риси.

  • Друге покоління (80286 з співпроцесором 80287) використовувало захищений режим, що дозволяв задіювати віртуальну пам’ять розміром до 1 Гбайт для кожної задачі, користуючись фізичною пам’яттю в межах 16 Мбайт.

  • Третє покоління (386/387 з суфіксами DX та SX, які визначали розрядність шини) започаткувало перехід до 32-розрядної архітектури IA-32. Також збільшився об’єм пам’яті з адресацією до 4 Гбайт реальної та 64 Тбайт віртуальної.

  • Четверте покоління(486, DX та SX) мало більш складний конвеєр – основні операції виконує RISC-ядро, а завдання дає із вхідних CISC-інструкцій х86. Це підвищило потужність процесора.

  • П’яте покоління (Pentium у Intel та K5 у AMD) мало суперскалярну архітектуру (два конвеєри). З’явилося розширення MMX, новизна якого заключалася в принципі SIMD: одна інструкція виконує дію одразу над декількома (2,4 чи 8) комплектами операндів.

  • Шосте покоління (Pentium Pro, Pentium II/III у Intel мікро архітектура P6 та K6, K6-II, K6-III у AMD) використовує динамічне виконання, під яким розуміють виконання інструкцій не в порядку передбаченим програмним кодом, а в порядку зручному для процесора. Ядро процесора має декілька конвеєрів до яких підключені виконавчі механізми пристрою цілочисельних обрахунків, звернень до пам’яті, передбачення переходів і обрахунків з плаваючою крапкою. По мікроархітектурі (способу реалізації динамічного виконання) процесори K6 у AMD відрізняються від P6 у Intel. В шостому поколінні використовуються розширення 3DNow! (AMD) і SSE (Intel).

  • Сьоме покоління почалося з процесора K7 Athlon у AMD і Pentium 4 у Intel. Зарахування до нового покоління мотивовано розвитком суперскалярності і суперконвеєрності.

Під архітектурою процесора розуміють його програмну модель. Починаючи з процесора 386 і до Pentium 4 процесори Intel мали архітектуру IA-32 (Intel Architecture 32 bit) – 32 розрядні процесори сімейства х86 3-7 поколінь. Під мікроархітектурою розуміють внутрішню реалізацію цієї програмної моделі. Для однієї і тієї ж архітектури IA-32 різними фірмами і різними поколіннями застосовуються суттєво різні мікроархітектурні реалізації.

В мікроархітектурі процесорів 5-7 поколінь – суттєве значення має реалізація різних способів конвеїрізації і розподілення обчислювальних процесів, а також інших технологій, не властивим процесорам попереднім поколінням.

Процесори, які були встановлені в комп’ютерах XT, AT-286 та AT-386, зазвичай замінювати не приходилось. В таких комп’ютерах частіше всього відбувалась установка математичного сопроцесора. Але починаючи з процесора 486, процедура модернізації використовуючи заміну процесора на більш потужний стала традиційною. Системні плати стали випускати з урахуванням різних на різні модифікації і тактові частоти процесорів. Процесори стали встановлюватися в стандартизовані ZIF-сокети (Zero Insertion Forse, колодка з нульовим зусиллям вставки), а потім і в слоти – щілинні двохрядні роз’єми. Призначення виводів для роз’ємів спочатку визначалось процесорами фірми Intel, а інші фірми в своїх процесорах дотримувалися сумісності з цими сокетами. Починаючи з процесорів К7, фірма AMD повела свою лінію сокетів і слотів. Уніфікація розташування виводів процесорів одного класу і наявність конфігураційних перемикачів на системних платах дозволяє користувачу (навіть не сильно підготовленому) легко замінити старі процесори на більш потужні.

Плати для семетричних мультипроцесорних систем (п’ятого і шостого поколінь) мають пару сокетів і слотів. В них встановлюються процесори, придатні для використання в таких конфігураціях. До недавнього часу в мультипроцесорних системах застосовувалися тільки процесори фірми Intel – конкуруючі фірми (AMD, Cyrix, IBM) мультипроцесорами не займалися. Цю традицію порушила фірма AMD своїм новим процесором Athlon. Шина процесорів P6 підтримує безпосереднє об’єднання до чотирьох процесорів (Pentium Pro, Xeon), але на системних платах більше двох слотов не розміщується (недостатньо місця). В чотирьохпроцесорних системах найчастіше застосовують двухпроцесорні модулі, які встановлюються в загальну ситемну плату чи крос-плату. Треба взяти до уваги, що в симетричних мультипроцесорних системах внутрішні частоти всіх процесорів повинні співпадати (зовнішня частота у них одна, оскільки вони мають спільний генератор синхронизації). Для цієї мети краще всього брати всі процесори з одним стопінгом і однаково встановлювати для них конфігураційні джемпери.

Конвеєрізація (pipelining) передбачає розбивку виконання кожної інструкції на декілька етапів, причому кожний етап виконується на своєму ступені конвеєра процесора. При виконанні інструкції просуваються по конвеєру по мірі звільнення наступних ступенів конвеєра процесора. Для досягнення максимальної потужності процесора – забезпечення повного завантаження конвеєра з мінімальним числом зайвих штрафних циклів (penalty cycles) – програма повинна складатися з урахуванням архітектурних особливостей конвеєру. Конвеєри процесорів із суперскалярною архітектурою (superpipelined) мають більшу кількість ступенів, що дозволяє скоротити кожну із них і, як наслідок, скоротити час перебування в них інструкцій. Гіперконвеєр Pentium 4 має вже 20 ступенів.

Скалярним називають процесор з єдиним конвеєр, до такого типу відносяться всі процесори Intel до 486 включно. Суперскалярний (superscalar) процесор має більше одного (Pentium – два, Р6 - три) конвеєра, здатних обробляти інструкції паралельно.

Перейменування регістрів (register renaming) дозволяє обійти архітектурне обмеження на можливість паралельного виконання інструкцій (можливо використовувати лише вісім загальних регістрів). Процесори з перейменуванням регістрів фактично мають більше восьми загальних регістрів, і при запису проміжних результатів встановлюють відповідність логічних імен і фізичних регістрів. Таким чином, є можливість використання декількох інструкцій.

Просування даних (data forwarding) передбачає початок виконання інструкцій до готовності всіх операндів.

Передбачення переходів (branch prediction) дозволяє продовжувати вибірку і декодування потоку інструкцій після вибірки інструкцій розгалуження (умовного переходу), не чекаючи підтримки самої умови. В процесорах попередніх поколінь інструкція переходу зупиняла конвеєр до виконання власного переходу. Передбачення переходів направляє потік вибірки і декодування по одній із гілок.

Виконання по передбаченню, або спекулятивне виконання (speculative execution) забезпечує не тільки декодування інструкцій, але по можливості виконання до перевірки умови переходу. Якщо передбачення збуваються то конвеєр працює, а якщо ні – простоює декілька тактів.

Виконання із зміною послідовності інструкцій (out-of-order execution), властиво RISC-архітектурі, тепер реалізується і для процесора х86. При цьому зміниться порядок внутрішніх маніпуляцій даних, а зовнішні (шинні) операції вводу-виводу і записи в пам‘ять виконуються за програмним кодом.

Кешована основна пам‘ять розбивається на сторінки (в даному випадку по 256 Кбайт), розмір яких співпадає з розміром кеш-пам‘яті (256 Кбайт). Кеш-пам‘ять (і, умовно, сторінки основної пам‘яті) ділиться на рядки (256 Кбайт/32 байт = 8 К рядків). Архітектура прямого відображення передбачає, що кожний рядок кешу може відображуватися з будь-якої сторінки керованої пам‘яті тільки відповідний їй рядок (на рис. Вони знаходяться на одному горизонтальному рівні). Оскільки об‘єм основної пам‘яті на багато більше об‘єму кешу, на кожну сторінку кешу може претендувати багато блоків пам‘яті з однаковою молодшою частиною адреси (зміщення в середині сторінки). І один рядок в певний момент може мати тільки копію одного із цих блоків. Номер (адреса) рядка в кеш-пам‘яті називається індексом (index). Тег має інформацію про те, який саме блок займає цей рядок (тобто старша частина адреси чи номер сторінки). Пам‘ять тегів повинна бути достатньою, для того щоб вмістити старші біти адреси кешованої пам‘яті, які не попали на шину адреси кеш-пам‘яті.

3.2 Програмна модель 32-розрядних процесорів

Перший 32-розрядний процесор увібрав усі риси 16-розрядних попередників для забезпечення сумісності з існуючим на той час програмним забезпеченням. Але в процесорах 80386 було усунене жорстке обмеження на довжину безперервного сегменту пам‘яті – 64 Кбайт. В захищеному режимі 32-розрядних процесорів дане обмеження відсунулось до значення 4 Гбайт. Також ці процесори мають підтримку віртуальної пам‘яті до 64 Тбайт, вбудований блок керування пам‘яттю підтримує механізм сегментації і сторінкової трансляції адрес (Paging). Процесори забезпечують систему захист на чотирьох рівнях простору пам‘яті і введення-виведення, а також перемикання задач. Система команд розширена при збереженні всіх команд 8086, 80286. Процесори можуть працювати в одному із двох режимів і перемикатися з одного до іншого режиму:

  • Real Address Mode – режим реальної адресації повністю сумісний з 8086. В цьому режимі можлива адресація до 1 Мбайт фізичної пам‘яті.

  • Protected Virtual Address Mode – захищений режим віртуальної адресації. В цьому режимі дозволяє адресувати до 4 Гбайт фізичної пам‘яті, через які при використанні механізму сторінкової адресації можуть відображати до 64 Тбайт віртуальної пам‘яті кожної задачі. В захищеному режимі процесор може виконувати додаткові інструкції, які не можуть виконуватися в реальному режимі; ряд інструкцій, які пов‘язані з передачею керування, обробкою переривань і деякими іншими функціями виконуються інакше, чим в реальному режимі.

Суттєвим доповненням є Virtual 8086 Mode – режим віртуального процесора 8086. Цей режим є особливим станом задачі захищеного режиму, в якому процесор функціонує як 8086.

“Неофіційний” режим Big Real Mode, або Unreal Mode, який підтримують всі 32-розрядні процесори, дозволяє адресувати до всіх 4-Гбайтному простору пам‘яті. В цьому режимі інструкції виконуються таким чином, як і в реальному режимі, але за допомогою додаткових сегментів регістрів FS і GS програми отримують безпосередній доступ до даних у всієї фізичної пам‘яті.

Процесори, починаючи з Pentium і деяких моделей 486, підтримують також особливий режим системного керування System Management Mode (SMM), при якому процесор виходить в інше, ізольоване від інших режимів простір пам‘яті. Цей режим використовується для настройки та службових цілях.

Всі процесори мають цілочисельні АЛУ (арифметично-логічний пристрій). Блоки FPU, MMX і XMM в архітектурі процесорів IA-32 x86 присутні не у всіх процесорах і є прилаштуваннями до центрального процесора з набором звичайних цілочисельних регістрів. Дані блоки призначення для збільшення швидкості обчислень.

Процесори мають оперувати з 8-, 16- і 32-бітними операндами, рядками байт, слів і двійкових слів, а також з бітами, бітовими полями і рядками біт.

Математичний співпроцесор призначений для розширення обчислювальних можливостей центрального процесору – виконання математичних операцій, обчислення основних математичних функцій і т. ін.. В різних поколіннях процесорів він називався по-різному – FPU (Floating Point Unit – блок чисел з плаваючої крапкою) чи NPX (Numeric Processor eXtension – числове розширення процесора). Співпроцесор підтримує сім типів даних: 16-, 32-, 64-бітні ціли числа; 32-, 64-, 80-бітні числа з плаваючої крапкою (FP-форми) і 18-розрядні числа в двійково-десятковому (BCD) форматі. Формат з плаваючою крапкою відповідає стандартам IEEE 754 і 854. Застосування співпроцесора підвищує продуктивність обчислень в сотні разів. Блок FPU вміщує стек із восьми 80-бітних регістрів і декількох додаткових регістрів. FPU є у всіх сучасних процесорах (його не було в 486SX).

Технологія MMX на додатки мультимедія, 2D/3D-графіку і комунікації. Це розширення базової архітектури з‘явилося тільки після виходу другого покоління процесорів Pentium. MMX дозволяє одночасно оброблювати декілька елементів даних за одну інструкцію (технологія SIMD – Single Instruction Multiple Data). Розширення MMX використовує нові типи упакованих 64-бітних цілочисельних даних:

  • упаковані байти (Packed byte) – вісім байт;

  • упаковані слова (Packed word) – чотири слова;

  • упаковані війкові слова (Packed doubleword) – два двійкових слова;

  • четверинне слово (Quadword) – одне 64-бітне слово.

Процесори Pentium III і 4 мають потокове розширення SSE (Streaming SIMD Extensions), яке реалізоване на додатковому незалежному блоці із восьми 128-бітних регістрів. Блок дозволяє виконувати векторні (пакетні) і скалярні інструкції. Векторні інструкції реалізують операції одночасно над чотирма комплектами операндів. Скалярні інструкції працюють з одним комплектом операндів – молодшим 32-бітним словом. При виконанні інструкцій з XMM традиційне обладнання FPU/MMX не використовується, що дозволяє ефективно змішувати інструкції MMX з інструкціями над операндами з плаваючою крапкою. Тут блоки процесора міняються ролями – регістри MMX, які накладені на регістри традиційного співпроцесора, використовуються для цілочисельних потокових обчислень, а обчислення з плаваючою крапкою (одинарною точністю) використовується блок XMM. В процесорі Pentium 4 набір інструкцій має розширення – SSE2, яке стосується додання нових типів 128-бітних операндів для блоку XMM.

Розширення 3DNow!, введене фірмою AMD в процесорах К6-2, розширює можливості блоку MMX. Воно дозволяє оперувати з новим типом даних – парою упакованих чисел в форматі з плаваючою крапкою. Ці числа займають по подвійному слову в 64-бітних регістрах ММX. Технологія 3DNow! дає суттєвий результат при обробці графіки. Розширення 3DNow! працює з упакованими даними в FP-форматі одинарної точності, а також упакованими (8 байт, 4 слова, 2 подвійних слова) і 64-бітними цілими числами. В процесорах Athlon набір інструкцій 3DNow! був доповнений. З‘явилися нові інструкції для сигнальних процесорів (DSP), які працюють з упакованими FP-числами; розширений набір інструкцій MMX, розширено управління для кешування. Частина інструкцій співпадає з подібними інструкціями SSE.

1   2   3   4




Схожі:




База даних захищена авторським правом ©lib.exdat.com
При копіюванні матеріалу обов'язкове зазначення активного посилання відкритою для індексації.
звернутися до адміністрації