Поиск по базе сайта:
Рис 1 Верхній рівень структурної організації комп‘ютера icon

Рис 1 Верхній рівень структурної організації комп‘ютера




НазваРис 1 Верхній рівень структурної організації комп‘ютера
Сторінка3/4
Дата конвертації15.11.2012
Розмір0.53 Mb.
ТипДокументи
1   2   3   4
1. /AKC/БЛАНК_контролю_нау.doc
2. /AKC/КОНТРОЛЬНА_АКС.doc
3. /AKC/ЛЕКЦIф_м1/01_ЛЕКЦIЯ__1.doc
4. /AKC/ЛЕКЦIф_м1/02_ЛЕКЦIЯ__2.doc
5. /AKC/ЛЕКЦIф_м1/03_ЛЕКЦIЯ__3.doc
6. /AKC/ЛЕКЦIф_м1/04_ЛЕКЦIЯ__4.doc
7. /AKC/ЛЕКЦIф_м1/05_ЛЕКЦIЯ__5.doc
8. /AKC/ЛЕКЦIф_м1/06_ЛЕКЦIЯ__6.doc
9. /AKC/ЛЕКЦIф_м1/07_ЛЕКЦIЯ__7.doc
10. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/01_x86.doc
11. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/02_Поколiння_процесорiв_з_1_по_7.doc
12. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/03_Процесори_молодших_поколiнь.doc
13. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/04_Мiкропроцесори_шостого_поколiння.doc
14. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/05_Архiтектура_IA64.doc
15. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/06_Огляд_сучасних_процесорiв.doc
16. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_00_ЛЕКЦIЯ__8.doc
17. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_ПРОЦЕСОРИ_мат.doc
18. /AKC/ЛЕКЦIф_м1/ЛЕКЦIЯ__8_процесори/_Типи процесорiв.doc
19. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_01_ОРГАНIЗАЦ_ПАМ+.doc
20. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_02_ДИНАМIЧНА_ПАМ+.doc
21. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_03_ТАЙМIНГИ+.doc
22. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_а_ЛЕКЦIЯ_ОП.doc
23. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_б_ЛЕКЦIЯ_Таймiнги.doc
24. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_10/10_в_ЛЕКЦIЯ_Огляд_ОП.doc
25. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_00_Фiзична структура HDD.doc
26. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_01_НАКОПИЧУВАЧI_+.doc
27. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_02_ЛЕКЦIЯ_RAID_.doc
28. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_02_ПРИСТР_ЗБЕРЕЖ_ДАНИХ_1+.doc
29. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_03_IDE.doc
30. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_11/11_04_SCSI_.doc
31. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01_ШИНИ_розширення.doc
32. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01а_PCI.doc
33. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_12/12_01б_PCI_express.doc
34. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_00_Iнтерфейси.doc
35. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_01_СОМ.doc
36. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_02_LPT.doc
37. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_03+06_Iнтерфейси.doc
38. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_04_USB+FireWire.doc
39. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_05_Fibre Channel.doc
40. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_07_Bluetooth.doc
41. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_13/13_08_IrDa.doc
42. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_00_Вiдесистема.doc
43. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_00_вiдеоадаптер.doc
44. /AKC/ЛЕКЦIф_м2/ЛЕКЦIЯ_14/14_01_Аудио_ГУК_Р12.doc
45. /AKC/ПИТАННЯ+модуль2+акс.doc
46. /AKC/ПИТАННЯ_МОДУЛЬ_ь1+.doc
47. /AKC/тесты с ответами.doc
Національний авіаційний унуверситет
Завдання на контрольну роботу завданям курсової роботи з дисципліни «Архітектура комп’ютерних систем»
Тема 1 Класичні основи побудови еом. Покоління комп’ютерів
Тема 2 Основні архітектури кс
Тема: Системні ресурси Системними ресурсами
Тема: Системні ресурси. (продовження) Система переривань
Тема: Системні ресурси (продовження) Прямий доступ до пам'яті dma
1. Поняття системної плати
Тема організація введення-виведення І bios
X86 Intel 80x86
Архітектура і мікроархітектура процесорів. Покоління процесорів
Мікропроцесори фірми Intel молодших поколінь
Мікропроцесори шостого покоління
Архітектура ia-64
Arhitektura komp system
Рис 1 Верхній рівень структурної організації комп‘ютера
Зміст Введення
Тип процессора Микро-архитектура
Підсистеми пам'яті
Динамічне озп. Конструктивні особливості
Таймінги пам'яті поняття «таймінгів»
Тема 12. Класифікація запам’ятовуючих пристроїв. Типи оперативної пам’яті план лекції Поняття «пам’ять еом»
Тема 13. Таймінги
Arhitektura komp system
Тема 14. Фізична структура жорсткого диску
Жорсткі диски. Введення 2 Фізичний пристрій жорсткого диска 2
Raid-масиви початкового рівня Що таке raid?
Устройства хранения данных
Интерфейс ide ata/atapi и sата
Arhitektura komp system
8. pci/pci-x
Шини pci/pci-x
Шина pci express Шина pci express
Usb fireWire ps/2 ata (ide)/ атарі
Інтерфейс rs-232C — com-порт
Паралельний інтерфейс — lpt-порт
Універсальна послідовна шина
Usb (Universal Serial Bus універсальна послідовна шина) є промисловим стандартом розширення архітектури рс, орієнтованим на інтеграцію з телефонією І пристроями побутової електроніки. Версія 1
Fibre Channel Fibre Channel
Arhitektura komp system
Arhitektura komp system
Arhitektura komp system
Тема 11. Відеоадаптер
Img src= 44 html 2f3a33e
Питання до модуля №2
2) Основні компоненти машини фон Неймана 3) Які покоління комп’ютерів характеризуються децентралізацією управління процедурами вводу-виводу (системи переривання програм)
Які принципи програмно-керованих еом не використовувалися Нейманом

Переключення задач і віртуальні машини.


Захищений режим і віртуальна пам‘ять. Для того щоб процеси не заважали один одному необхідний захист критичних ресурсів. Сучасні операційні системи використовують захищений режим процесора, в якому ці засоби реалізуються на апаратному рівні. Оскільки програма взаємодіє з підсистемами комп‘ютера тільки через простір пам‘яті і портів введення-виведення, а також апаратні переривання, то захищають потрібно ці три типи ресурсів. Самий складний захист має пам‘ять. Операційна система виділяє кожному процесу області пам‘яті – сегменти – різного призначення і з різними правами доступу. Із одних сегментів можливо тільки читати дані, а в інших можливий і запис. Для програмного коду виділяються спеціальні сегменти, інструкції можуть вибиратися і виконуватися тільки із них.


Регістри процесора сімейства х86

Процесори х86 мають регістри, які поділяються на наступні категорії:

  • регістри загального призначення;

  • вказівник інструкцій;

  • регістри прапорців;

  • регістри сегментів;

  • системні адресні регістри;

  • керуючі регістри;

  • регістри налагодження;

  • регістри тестування;

  • модельно-специфічні (які залежать від конкретної моделі процесора) регістри.

Основні регістри процесора архітектури IA-32, з якими працюють прикладні програми, показані на рис.3.1. Ці регістри відносяться до видимої для прикладних програм частини архітектури х86 і являють собою розширений набір регістрів 16-розрядних процесорів 8086/8088 та 80286.

У 16-розрядних процесорів регістри загального призначення AX, BX, CX, DX складаються із 8-бітних половинок, до яких можливо незалежно звертатися по символічним іменам AH, BH, CH, DH (старші біти - High) і AL, BL, CL, DL (молодші біти - Low). Регістри-вказівники SP (Stack Pointer – вказівник стеку), BP (Base Pointer – базовий регістр) і індексні регістри SI (Sourse Index – індекс джерела), DI (Destination Index – індекс призначення) допускаються тільки 16-бітні вказівники команд IP (Instruction Pointer). Регістри в командах можуть адресуватися явно. В ряді команд передбачається неявне використання регістрів:

  • AX – множення, ділення, введення та виведення слів;

  • AL – множення, ділення, введення та виведення байту; десяткова арифметика, трансляція (XLAT);

  • AH – множення та ділення байту;

  • BX – трансляція;

  • CX – лічильник циклів і вказівник довжини рядкових операцій;

  • CL – зсуви із вказаною змінною;

  • DX – множення та ділення слів, введення та виведення з непрямою адресацією;

  • SP – операції із стеком;

  • SI, DI – рядкові операції.

До попереднього позначення їх імен додалась приставка E (Extended - розширений). Відсутність приставки в імені означає посилання на молодші 16 біт розширених регістрів. Існує поняття розрядності адреси і даних. Розрядність адреси визначає, скільки біт (16 чи 32) використовується в регістрах, які формують адресу даних чи інструкцій, які розміщені в пам‘яті. Розрядність даних визначає, скільки біт (16 та 32) використовується в інструкціях, які використовують слова (інструкції з байтами з 8 бітами).


Рис.3.1 Основні регістри 32-розрядних процесорів


Загальні регістри даних і адрес

31……..16

15………..0







AH AX AL

EAX




BH BX BL

EBX




CH CX CL

ECX




DH DX DL

EDX




SI

ESI




DI

EDI




BP

EBP




SP

ESP



Регістри сегментів

15.....0










CS

Код




SS

Стек




DS

Д а н і




ES




FS




GS

Вказівник інструкцій і регістри прапорців

31……..16

15………..0







IP

EIP




FLAGS

EFLAGS




Крім регістрів загального призначення, які застосовуються прикладними програмами, процесори мають низку регістрів системного призначення. Ці регістри прикладними програмами, як правило, не використовуються.

Модельно-специфічні регістри MSR (Model-Specific Registers) призначені для керування розширенням відлагодження, моніторингом продуктивності, машинним контролем, кешуванням областей фізичної пам‘яті і іншими функціями. Їх призначення прив‘язується до архітектури конкретного процесора, склад змінюється від моделі до моделі. Доступність регістрів різних груп залежить від режиму роботи процесора і рівня привілеїв задач. Регістри загального призначення, а також регістри сегментів доступні завжди; доступ до інших регістрів може бути обмежений.


3.4 Організація пам‘яті

В процесорах х86 передбачається розділення простору пам‘яті і вводу-виводу. Простір пам‘яті (Memory Space) призначений для зберігання кодів інструкцій і даних, для доступу до яких існує великий вибір способів адресації (24 режими). Пам‘ять для процесора представляється у вигляді лінійної послідовності байт.

Пам‘ять для 32-розрядних процесорів 80х86 підрозділяється на байти (8 біт), слова (16 біт), подвійні слова (32 біт) і учетверинні слова (64 біт). Слово (word) записується в двох сусідніх байтах, починаючи з молодшого. Подвійне слово записується (double word) записується в чотирьох суміжних байтах починаючи з молодшого, адреса якого є адресою подвійного слова. Вирівнювання по межі подвійного слова означає нульове значення двох молодших біт адреси. Весь простір пам‘яті розбивається на параграфи – області із 16 суміжних байт, починаючи з нульової адреси. Вирівнювання по межі параграфа означає, що чотири молодших біти адреси – нульові.

Більшими одиницями організації пам‘яті є сторінки і сегменти. Пам‘ять може організовуватися у вигляді одного чи множини сегментів змінної довжини (в реальному режимі фіксованою). Крім сегментації, в захищеному режимі можливе розбиття (Paging) логічної пам‘яті на сторінки розміром 4 Кбайт, кожна з яких може відображуватися на будь-яку область фізичної пам‘яті. Починаючи з 5-го покоління, з‘явилася можливість збільшення розміру сторінки до 4 Мбайт. Сегментація і розбиття на сторінки може застосовуватися в будь-яких комбінаціях. Сегментація є засобом організації логічної пам‘яті на прикладному рівні. Розбиття на сторінки застосовується на системному рівні для керування фізичною пам‘яттю. Сегменти і сторінки можуть відвантажуватися із фізичної оперативної пам‘яті на диск і по степені необхідності підкачуватися з диску до фізичної пам‘яті. Таким чином реалізується віртуальна пам‘ять.

3.5 Переривання і виключення

Переривання і виключення порушують нормальний хід виконання програми для обробки зовнішніх подій чи сигналізації про виникнення особливих умов чи помилок. Номер елемента в таблиці переривань називається вектором переривань, він визначається джерелом переривання (виключенням). Розрізняють чотири джерела переривань.

  • Внутрішні переривання (виключення) процесора і співпроцесора; вектор визначається типом події, що відбулася.

  • Незамасковані зовнішні переривання; вектор фіксований.

  • Замасковані зовнішні переривання; вектор передається контролером переривань.

  • Переривання, які викликаються програмно; вектор визначається в команді.

Останні із цього списку в прямому сенсі перериваннями не є, оскільки являють собою лише специфічний спосіб виклику процедур – не за адресою, а по його номеру в таблиці, причому незалежно від стану прапорця. Програмні переривання широко використовуються для викликів сервісів BIOS і ОС – це компактно і зручно.

3.6 Кешування пам‘яті

Архітектура сучасних 32-розрядних процесорів сімейства х86 включає ряд засобів кешування пам‘яті: два рівня кешу інструкцій і даних (L1 Cache і L2 Cache), буфери асоціативної трансляції (TLB) блоку сторінкової переадресації і буфери запису. Ці засоби в різних варіаціях (на кристалі, картриджі процесора чи на системній платі) представлені в процесорах 486, Pentium і P6. В процесорі 80386 є тільки TLB, а кеш-пам‘ять, яка встановлювалася на системній платі, не мала підтримки з боку процесора.

Основна пам‘ять комп‘ютера реалізується на відносно повільній динамічній пам‘яті (DRAM), звернення до неї призводить до простою процесора – з‘являються такти очікування (wait states). Статична пам‘ять (SRAM), побудована, як і процесор, на тригерних комірках, і може догнати сучасні процесори по швидкодії і зробити непотрібними такти очікування (чи хоча б скоротити їх кількість). Розумним компромісом для побудови економічних і потужних систем став ієрархічний спосіб організації пам‘яті. Ідея полягала в одночасному використанні основної пам‘яті великого обсягу на DRAM з відносно невеликою кеш-пам‘яттю на швидкодіючих мікросхемах SRAM.

Кеш – є додатковим швидкодіючим сховищем копій блоків інформації із основної пам‘яті, ймовірність звернення до яких в найближчий час велика. Кеш не може зберігати всієї основної пам‘яті. Він зберігає обмежену кількість блоків даних і каталог і каталог (cache directory) – список їх поточної відповідності областям основної пам‘яті. Крім того, кешуватися може не вся пам‘ять, яка доступна процесору.

При кожному зверненні до пам‘яті контролера кеш-пам‘ять по каталогу перевіряє, чи є дійсна копія даних, які потрібні в кеші. Якщо вона там є, то це випадок кеш-попадання (cache hit) і дані беруться із кешу-пам‘яті. Якщо дісно там немає, це випадок кеш-промаху (cache miss) і дані беруться із основної пам‘яті. У відповідності з алгоритмом кешування блок даних, який зчитаний з основної пам‘яті, при певних умовах замістить один із блоків кешу. Від інтелектуальності алгоритму заміщення залежить процент попадань і, відповідно, ефективність кешування.

В сучасних комп‘ютерах кеш зазвичай будується по дворівневій схемі. Первинний кеш (L1 Cache) вбудований у всі процесори класу 486 і вище, тобто є внутрішнім. Об‘єм кешу невеликий (8-32 Кбайт). Для того, щоб підвищити продуктивність, для даних і команд часто використовуються роздільний кеш (Гарвардська архітектура – протилежність Пристанській з загальною пам‘яттю для команд і даних). Вторинний кеш (L2 Cache) для процесорів 486 і Pentium є зовнішнім (встановлюється на системній платі), а у P6 розміщується в одній упаковці з ядром і підключається до спеціальної внутрішньої шини процесора.

Кеш-контролер повинен забезпечувати когерентність (coherency) – узгодженість даних кеш-пам‘яті обох рівнів з даними в основні пам‘яті, при тій умові, що звернення до цих даних може відбуватися не тільки процесором, але і іншими активними (bus-master) адаптерами, які підключені до шин. Також процесорів може бути декілька і у кожного може бути свій внутрішній кеш.

Контролер кешу оперує рядками (cache line) фіксованої довжини. Рядок може зберігати копію блока основної пам‘яті, розмір якого співпадає з довжиною рядка. З кожним рядком кешу пов‘язана інформація про адресу скопійованого в нього блоку основної пам‘яті і її стану. Рядок може бути дійсним (valid) – це означає, що в даний момент часу він (рядок) відображує відповідний блок основної пам‘яті, чи недійсною. Інформація про те, який саме блок займає даний рядок (тобто старша частина адреси чи номер сторінки), і про його стан називається тегом (tag) і зберігається в зв‘язаному з даним рядком комірці спеціальної пам‘яті тегов (tag RAM). В операціях обміну з основною пам‘яттю, як правило, рядок приймає участь цілком (несектований кеш), для процесорів 486 і вище довжина рядка співпадає з об‘ємом даних, який передається за один пакетний цикл (для 486 – це 4х4=16 байт, для Pentium 4x8=32 байт). Можливий і варіант посекційного (sectored) кешу, при якому один рядок вміщує декілька суміжних комірок – секторів, розмір яких відповідає мінімальній порції обміну даних кешу з основною пам‘яттю. При цьому в запису каталогів, який відповідає кожному рядку, повинні зберігатися біти дійсності для кожного сектору даного рядку. Сектурування дозволяє економити пам‘ять, яка необхідна для зберігання каталогу при збільшенні об‘єму кешу.

Існує дві основних політики запису даних із кешу в основну пам‘ять: наскрізний запис WT (Write Through) і зворотній запис WB (Write Back).

Політика WT передбачає одночасне виконання кожної операції запису (навіть однобайтної), яка попадає в кешований блок, в рядок кешу і в основну пам‘ять. При цьому процесору при кожній операції запису треба виконувати відносну довгий запис в основну пам‘ять.

Політика WB дозволяє зменшити кількість операцій запису на шині основної пам‘яті. Якщо блок пам‘яті, в який повинен заноситися запис, відображений в кеші, то фізичний запис спочатку буде проведений в цей дійсний рядок кешу, який відмічається як брудний (dirty), чи модифікований, тобто який вимагає вивантаження до основної пам‘яті. Тільки після цього вивантаження (запису в основну пам‘ять) рядок стане чистим (clean), а її можливо буде використовувати для кешування інших блоків без втрати цілісності даних. В головну сторінку дані переписуються тільки цілим рядком. Даний алгоритм є складнішим в реалізації, але значно ефективніший за WT.

В залежності від способу визначення взаємної відповідності рядка кешу і області основної пам‘яті розрізняють три архітектури кеш-пам‘яті: кеш прямого відображення (direct-mapped cache), повністю асоціативний кеш (fully associative cache) і їх комбінація – частково- чи набірно-асоціятивний кеш (set-associative cache).

В кеш-пам‘ять прямого відображення адреса пам‘яті, по якій відбувається звернення, одночасно визначає рядок кешу, в якому може знаходитися необхідний блок. Принцип роботи такого кешу розглянемо на прикладі несектованого кешу об‘ємом 256 Кбайт з розміром рядка 32 байти і об‘ємом кешованою основною пам‘яттю 64 Мбайт – типовий кеш системної плати для Pentium. Структура пам‘яті такої системи представлена на рис.3.2.

Кешована основна пам‘ять розбивається на сторінки (в даному випадку по 256 Кбайт), розмір яких співпадає з розміром кеш-пам‘яті (256 Кбайт). Кеш-пам‘ять (і, умовно, сторінки основної пам‘яті) ділиться на рядки (256 Кбайт/32 байт = 8 К рядків). Архітектура прямого відображення передбачає, що кожний рядок кешу може відображуватися з будь-якої сторінки керованої пам‘яті тільки відповідний їй рядок (на рис. Вони знаходяться на одному горизонтальному рівні). Оскільки об‘єм основної пам‘яті на багато більше об‘єму кешу, на кожну сторінку кешу може претендувати багато блоків пам‘яті з однаковою молодшою частиною адреси (зміщення в середині сторінки). І один рядок в певний момент може мати тільки копію одного із цих блоків. Номер (адреса) рядка в кеш-пам‘яті називається індексом (index). Тег має інформацію про те, який саме блок займає цей рядок (тобто старша частина адреси чи номер сторінки). Пам‘ять тегів повинна бути достатньою, для того щоб вмістити старші біти адреси кешованої пам‘яті, які не попали на шину адреси кеш-пам‘яті.




Кеш-каталог

(Tag SRAM)

Index

Tag

V

M

8K-1

37

1

0




37

1

0




37

1

0




Х

0

0




























X

0

0

Рядок n

255

1

1




2

1

0





































2

X

0

0

1

0

1

0

0

X

0

0




Tag

Index







25 18

17 5

4 0

Адреса кешованої пам‘яті

Номер сторінки

Головної пам‘яті

Номер сторінки

в рядку

Зміщення

в рядку





Рис.3.2 Кеш прямого відображення


Архітектура IA-64

IA-64 є новою архітектурою, яка створена спеціалістами із Intel, Hewlett-Packard та вченими із провідних університетів. В основу IA-64 покладені наступні концепції:

  • паралелізм на рівні машиних команд (відображається на рівні проектування самого набору команд);

  • застосування довгих і наддовгиг форматів команд (LIW/WLIW – long instruction word /very long instruction word);

  • новий спосіб упереджувального виконання розгалужених потоків команд;

  • вибіркове завантаження.

Для цього набору базових концепцій (а також для набору методів і технологій) використовується абривіатура EPIC (explicitly parallel instruction computing – обчислення на основі явного паралелізму команд). Первий промисловий продукт отримав назву Merced, згодом Itanium. В таблиці 3.3 наведені основні відмінності між архітектурою IA-64 та традиційною архітектурою суперскалярних процесорів.

Таблиця 3.3 Порівняння архітектури суперскалярних процесорів та IA-64

Традиційні суперскалярні процесори

IA-64

RISC-команди, по одному слову

RISC-команди, згруповані по три в один пакет

Декілька паралельно працюючих виконавчих вузлів

Декілька паралельно працюючих виконавчих вузлів

Зміна і оптимізація потоку команд відбувається під час виконання програми

Зміна і оптимізація потоку команд відбувається на етапі компіляції програми

Прогнозування, розгалуження і вибіркове виконання команд однієї гілки

Виконаня команд з випередженням по обох гілках після команд переходу

Дані підвантажуються з пам’яті тільки тоді, коли існує необхідність. Спочатку є спроба пошуку даних в кешах

Дані вибірково завантажуються із пам’яті ще до того, як в них виникла необхідність, але так само спочатку є спроба пошуку даних в кешах


Суть нового підходу (ідеї явного паралелізму - explicit parallelism) – розподілення команд між виконавчими вузлами відбувається не процесором в під час виконання програми (тобто динамічно), а покладається на компілятор і є одним із етапів формування машинної програми, тобто складає статичний розклад. Компілятор визначає, які команди в машинній програмі можливо виконувати паралельно, і включає відповідну інформацію в коди команд. Процесор використовує цю інформацію і відповідно реалізує паралельне виконання команд програми. Перевага даного підходу полягає в тому, що схемотехніка EPIC-процесора значно спрощується і крім того, процесору алгоритми вибору стають більш прості, бо ефективне рішення шукає компілятор.

На рис.3.4 показані основні структурні елементи для комп’ютера на базі IA-64.




Рис.3.7 Загальна структура реалізації процесора, яка реалізує архітектуру IA-64


Особливості даної структури наступні:

  • Збільшена кількість регістрів. Формат команд IA-64 передбачає використання 256 64-бітних регістра. Із них 128 є регістрами загального призначення, а також використовуються при виконанні команд обробки цілих чисел і логічних команд, а інші 128 призначені для виконання команд обробки чисел в форматі з плаваючою точкою і графічних команд. Крім того в процесорі є 64 однакових регістри предикатів, які використовуються при заздалегідь передбаченому виконанні команд.

  • Велика кількість виконавчих вузлів. Типовий сучасний суперскалярний процесор має до чотирьох конвеєрів, а в процесорі з архітектурою IA-64 може бути вісім і більше паралельно працюючих вузлів.

Фірма Intel випустила перший 64-розрядний процесор Itanium з ядром Merced, а у AMD Hammer.


1   2   3   4




Схожі:




База даних захищена авторським правом ©lib.exdat.com
При копіюванні матеріалу обов'язкове зазначення активного посилання відкритою для індексації.
звернутися до адміністрації