Поиск по базе сайта:
Интерфейс isa методические указания к курсу лекций «Интерфейсы автоматизированных систем обработки информации и управления» Самара 2005 Составитель: Иоффе Владислав Германович удк 681. 3 Интерфейс isa icon

Интерфейс isa методические указания к курсу лекций «Интерфейсы автоматизированных систем обработки информации и управления» Самара 2005 Составитель: Иоффе Владислав Германович удк 681. 3 Интерфейс isa




Скачати 169.02 Kb.
НазваИнтерфейс isa методические указания к курсу лекций «Интерфейсы автоматизированных систем обработки информации и управления» Самара 2005 Составитель: Иоффе Владислав Германович удк 681. 3 Интерфейс isa
Дата конвертації26.11.2013
Розмір169.02 Kb.
ТипМетодические указания
1. /ISP DAS 081201.doc
2. /pci express.doc
3. /ris_int07.doc
4. /stup345.pdf
5. /wopint_08.doc
6. /Методичка по НВЛ08_050602.DOC
7. /Методичка по НВЛ08_081024.DOC
8. /Обзор.doc
9. /Парал_интерф/CompactPCI,PC104/Отчет.doc
10. /Парал_интерф/IEEE 1284_2.doc
11. /Парал_интерф/ISA.doc
12. /Парал_интерф/pci/pci-20/1.DOC
13. /Парал_интерф/pci/pci-20/2.DOC
14. /Парал_интерф/pci/pci-20/3.DOC
15. /Парал_интерф/pci/pci-20/4.DOC
16. /Парал_интерф/pci/pci-20/5.DOC
17. /Парал_интерф/pci/pci-20/6.DOC
18. /Парал_интерф/pci/pci-20/7.DOC
19. /Парал_интерф/pci/pci-20/8.DOC
20. /Парал_интерф/pci/pci-20/9.DOC
21. /Парал_интерф/pci/pci-20/CH1-3.DOC
22. /Парал_интерф/Спецификация PX1.doc
23. /Парал_интерф/Стандарт IEEE 1284.doc
24. /Парал_интерф/реферат по интерфейсам.doc
25. /Парал_интерф/хар_парал.инт.doc
26. /Послед_интерф/PCI_EXpr.doc
27. /Послед_интерф/RS485 для чайников.doc
28. /Послед_интерф/USB.doc
29. /Послед_интерф/Wi Fi.doc
30. /Послед_интерф/ПРЕОБРАЗОВАТЕЛИ ИНТЕРФЕЙСА USB.doc
31. /Послед_интерф/Реферат по ИРДА.doc
32. /Послед_интерф/стандарт CAN/Aldis.doc
33. /лит_инт.doc
34. /рб_пр_интерф_07.doc
С. П. Королева архитектура автоматизированных систем на основе модулей icp das серии i-7000
Курсовой проект «Интерфейс pci express»
Мс –модули сети, а адаптер, устройство согласования, цп
Вопросы по курсу "Интерфейсы асоиу" Общие вопросы организации интерфейсов
Проектирование измерительных систем на основе нвл-08
С. П. Королева проектирование измерительных систем на основе Многофункционального устройства нвл-08
Тема номера
Документация по интерфейсам: Compactpci, MicroPC, pc/104, pc/104+ Пояснительная записка к курсовому проекту по курсу "Интерфейсы асоиу"
Интерфейс ieee-1284
Интерфейс isa методические указания к курсу лекций «Интерфейсы автоматизированных систем обработки информации и управления» Самара 2005 Составитель: Иоффе Владислав Германович удк 681. 3 Интерфейс isa
Спецификация локальной шины pci
Реализация Хронология реализации
Реализация 0
Функционирование шины
Электрическая спецификация
Конструктивная спецификация
Руководство по системному проектированию pci, реализация 6, действует с 1 ноября 1992 года. Объединение запросов по техническим изменениям (ecrs)
Реализация 0
Диапазон сигнала Сопутствующие документы
Введение Содержание спецификации
Введение 2 Цель разработки 2 Терминология 3 Полезные ссылки 3 Обзор архитектуры pxi 3
С. П. Королева Стандарт ieee 1284 Подготовили: Есипов С. Б. Громов А. Е. Преподаватель: Иоффе В. Г
Министерство науки, высшей школы и технической политики российской федерации комитет по высшей школе самарский государственный аэрокосмический университет им. С. П. Королева факультет №6 Кафедра
Основные характеристики параллельных интерфейсов
Курсовой проект «Интерфейс pci express»
Ооо "Маяк": разводка печатных плат, разработка электронных систем управления
1. Общая характеристика 5 Структура usb 6
Пояснительная записка к курсовому проекту по дисциплине «Интерфейсы асоиу» на тему: «Интерфейс Wi Fi»
Преобразователи интерфейса usb на микросхемах ft8U232AM, ft8U245AM
Протокол связи IrDA
Протокол был разработан фирмой Robert Bosch GmbН для использования в автомобильной электронике, отличается повышенной помехоустойчивостью, надежностью и обладает следующими возможностями
Литература Основная литература
Федеральное агентство по образованию государственное образовательное учреждение высшего профессионального образования «самарский государственный аэрокосмический университет имени академика С. П. Королева»

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РОССИЙСКОЙ ФЕДЕРАЦИИ

ФЕДЕРАЛЬНОЕ АГЕНСТВО ПО ОБРАЗОВАНИЮ


ГОСУДАРСТВЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ

ВЫСШЕГО ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ

«САМАРСКИЙ ГОСУДАРСТВЕННЫЙ АЭРОКОСМИЧЕСКИЙ

УНИВЕРСИТЕТ имени академика С. П. КОРОЛЕВА» (СГАУ)


ИНТЕРФЕЙС ISA


Методические указания к курсу лекций «Интерфейсы автоматизированных систем обработки информации и управления»


Самара 2005

Составитель: Иоффе Владислав Германович


УДК 681.3


Интерфейс ISA/ Сост. В. Г. Иоффе. Самарский гос. аэрокосмический ун–т. Самара, 2005, 43 с.


Методические указания содержат описание основных шин интерфейса ISA и принципы проектирования модулей в стандарте этого интерфейса.

Методические указания предназначены для студентов специальности 22.02.00 – “Автоматизированные системы обработки информации и управления”.


Печатается по решению редакционно-издательского совета Самарского государственного аэрокосмического университета имени академика С.П. Королева


Рецензент:





ИНТЕРФЕЙС ISA

Состав магистрали:

ШD: (015)

ША: SA0-SA19,LA17-LA23

ШК : RES,[MRDC,MWTC],MEMRD,MEMWR,I/ORD,I/OWR



ШС: REFRESH, IOCHRDY, 0WS, TC, AEN, MASTER




ШУО: SYSCLK,OSC84, ,ALE,BHE, MCS16,IOC16



ШП: IRQ 2/9, IRQ 37, IRQ 1012, IRQ 14,15





ШПУ: DRQ(0-3,5-7), DACK(0-3,5-7),TC,AEN,MASTER


ШСУС: IOCHCK, +/-12B, +/-5B

Активный низкий уровень при дальнейшем изложении обозначается *.

ШД : Интерфейс предусматривает возможность работы как с восьми, так и с шестнадцатиразрядными ШD. Масштабирование ШД выполняется сигналами A0 и BHE, которые указывают длину и место передаваемого сообщения :


А0

ВНЕ

Шина данных

0

0

Два байта

0

1

Мл.байт (D0-D7)

1

0

Ст.байт (D8-D15)

1

1

Устройство не выбрано


ША: состоит из линий SA0-SA19, информация на которых фиксируется в течение всего цикла обмена магистрали, и нефиксируемых разрядов LA17-LA23. Линия LA используется как средство расширения адресного пространства памяти и требует применение в модулях ISA дополнительных регистров-защёлок, информация в которые записывается по срезу сигнала ALE. При обращении к модулям применяется логическая адресация. Наиболее часто используется раздельное адресное пространство, хотя допустимо обращение к регистрам ввода-вывода как к ячейкам памяти.

ШК: Существует две пары сигналов обращения к памяти. Сигналы MRDC*,MWTC* вырабатываются при обращении к адресам памяти в пределах 1МБ (FFFFh). В этом диапазоне находится резидентная память. MEMRD*, MEMWR* – для обращения к всему адресному пространству памяти. Последние формируются на 10-20 нс раньше для согласования работы резидентного ОЗУ и внешних модулей.

I/ORD*, I/OWR*- сигналы чтения-записи устройств ввода –вывода.

Все команды записи-чтения данных выполняется по срезу сигналов.

RES-сигнал сброса в начальное состояние всех устройств магистрали. Внешние модули должны в течение этого сигнала ( длительность не менее 1мс) перевести все свои выходы в высокоимпедансное состояние. Сигнал вырабатывается процессором при включении напряжения питания или при нажатии кнопки RESET компьютера.

ШС: REFRESH – сигнал контроллера регенерации динамической памяти. Формируется каждые 15мкс.

IOCHRDY - готовность устройства ввода-вывода.

Если IOCHRDY = 0 (устройство не готово) , цикл работы магистрали увеличивается на целое число периодов системного генератора. Однако время ожидания готовности устройства не должно превышать 15мкс, иначе формируется запрос немаскируемого прерывания. В некоторых системах допустимая величина задержки может быть значительно меньше (2-3)мкс, поэтому в каждом конкретном случае допустимое время ожидания необходимо контролировать. Это замечание относится и к другим ссылкам, в которых приводится время 15 мкс.

При организации синхронного обмена IOCHRDY должен быть равен единице. IOCHRDY формируют устройства, подключённые к магистрали, после дешифрации адреса по срезу сигналов записи-чтения . Так как линия IOCHRDY выполнена по схеме с открытым коллектором, то возможен одновременный вывод информации на эту линию от нескольких устройств.

Линия IOCHRDY может быть отнесена как к ШС, так и ШУО.

0WS* – сигнал формируется ведомым устройством после дешифрации адреса и исключает в цикле работы шины такт ожидания. Используется для обмена с быстодействующими устройствами.

Назначение линий TC,AEN,MASTER* будет описано при рассмотрении ШПУ.

ШУО: SYSCLK – сигнал системного генератора со скважностью 2(меандр), базовая частота - 8Мгц. Средствами BIOS Setup эту частоту можно изменять.

OSC84 – несинхронизированный с SYSCLK сигнал кварцевого генератора с частотой 14.3818 МГц, меандр. Может использоваться устройствами в качестве тактового сигнала.

ALE – строб записи адреса. Указывает на достоверность информации на шине адреса.

BHE * - сигнал указывает, что по ШD передаётся байт по линиям D8D15 (см.выше).

MCS16* , IOC16* - сигналы, формируемые соответственно памятью и устройствами ввода-вывода, подключенными к магистрали, после дешифрации адреса. Указывают, что модули работают с 2-х байтовыми данными.

ШП: В IBM используется каскадное соединение 2-х контроллеров 8259A. Эти контроллеры расположены по фиксированным адресам и по умолчанию используют фиксированное смещение.

Адрес ведущего контроллера – 20h, адрес ведомого контроллера – А0h, величина смещения ведущего – 08h, а ведомого – 70h (Рисунок 6).

Запросы воспринимаются по фронту сигнала. Состояние “1” после фронта должно поддерживаться до прихода первого сигнала подтверждения прерывания INTA. Вообще, контроллер 8259А рассчитан на восприятие запросов как по фронту, так и по уровню.

Недостаток запроса по фронту – это относительно низкая помехозащищённость; относительная сложность объединения запросов по “или”, если необходимо расширить количество запросов по сравнению с допустимым.

На шине PCI подобный котроллер может быть запрограммирован как на фронт, так и на уровень. Использование уровня в качестве входа запроса, позволяет организовывать «монтажное ИЛИ» (схема с открытым коллектором).

При выборе линий прерываний для нестандартных модулей необходимо контролировать конфигурацию ПЭВМ и распределение векторов прерываний между системными устройствами.

На ШП ISA выводится 11 запросов прерывания.




ШПУ: ШПУ обслуживают два каскадно соединённых контроллера ПДП 8237А, один из которых – ведущий, другой – ведомый. Каналы ведущего контроллера (5-7) обеспечивают передачу 16-разрядных данных, а каналы ведомого (0-3)– 8-разрядных. ( рисунок 7)



Различие в разрядности каналов объясняется смещением точки присоединения 16 -разрядной шины адреса контроллера ШАК к шине адреса магистрали. В 8-разрядных каналах младший разряд ШАК присоединен к А0 ША, а в16-разрядных – к А1.

DRQi – сигнал запроса ПДП, формируемый внешним устройством. Запрос воспринимается по фронту сигнала. Высокий уровень должен удерживаться до получения ответного сигнала DACKi *.

DACKi *– сигнал подтверждения предоставления ПДП. Удерживается до окончания прямого доступа.

AEN – разрешение адресации портов. Используется для сообщения модулям , подключенным к магистрали, что реализуется цикл ПДП. При его переходе в активное состояние должна быть запрещена дешифрация адреса в модулях, которые не участвуют в цикле ПДП. Этим предотвращается ложная дешифрация адреса, так как формирование адреса выполняет контроллер ПДП, а не центральный процессор.

TC – сигнал окончания счета, который устанавливается контроллером ПДП по окончании цикла передачи данных.

MASTER*- запрос от устройства, использующего 16-битный канал ПДП для управления магистралью. При получении сигнала подтверждения DACK*(5-7) устройство может захватить магистраль на время не более 15 мкс. Если требуется большее время, то устройство ( Bus Master) должно содержать средства регенерации динамической памяти. В качестве Bus Master может использоваться контроллер ПДП с расширенными функциями или микропроцессор, способный выполнять управление магистралью.

Принцип работы контроллера ПДП поясняют рисунки 8,9.

На стадии инициализации по 8-разрядной ШД задаются режим работы контролера, начальный адрес памяти и длина передаваемого блока.

Контролер допускает довольно гибкую настройку на конкретную задачу. Он содержит 10 программно-доступных регистров, которые позволяют работать в следующих основных режимах: одиночная передача, блочная передача, автоинициализация, при которой данные установленного режима автоматически повторяются, передача по требованию, которая продолжается до тех пор, пока не снимется запрос DRQ или не установится разряд ТС в слове состояния, указывающий об окончании счета или не придет сигнал ЕОР*, режим память-память, обеспечивающий перемещение информации из одного участка памяти в другой.

Адреса программно-доступных регистров задаются по линиям А0-А3.

Особенностью контроллера является работа на частоте в 2 раза меньшей, чем SYSCLK. Управляющий автомат контролера работает по внутреннему циклу, состоящему из 4-х тактов и тактов ожидания (Рисунок 8). Поэтому цикл передачи по ISA магистрали для одиночных передач равен 1.25мкс, для блочных – 1мкс., если не используется такт ожидания.

Так как шина адреса контроллера 16-разрядная, при обращении к памяти используется страничная адресация. Перед началом цикла ПДП в регистр страницы Ргс, расположенный в зоне системных регистров ПЭВМ, записывается её номер. Для 8-разрядных каналов – регистр страницы 4-разрядный, для 16-разрядных- 7-8разрядный. Запросы устройства ввода-вывода УВВ поступают на вход DRQ . Если одновременно пришло несколько запросов, то выбирается запрос с максимальным приоритетом. Контроллер формирует сигнал требования ПДП HOLD, который поступает на микропроцессор по внутренней магистрали материнской платы. Процессор завершает очередную команду и формирует сигнал HLDA- подтверждение ПДП. По этому сигналу устанавливается сигнал AEN, который информирует все устройства, подключенные к магистрали о том, что выполняется режим ПДП. Этот сигнал поступает на входы дешифраторов модулей и их блокирует. С некоторым запаздыванием в регистр адреса РгА записывается информация об адресеА15А8, на ША выставляются данные о начальном адресе блока памяти, участвующего в обмене, и формируется сигнал DACK*, открывающий доступ информации в/из УВВ. В процессе обмена контролер формирует попарно сигнал IOW*,MEMR* и IOR*, MEMW*. Если устройство не успевает реализовать обмен со скоростью контроллера, оно может сформировать сигнал READY, вызывающий увеличение длительности сигналов записи-чтения. После очередной операции запись/чтение, изменяется содержимое регистра адреса контролера и счётчика байт. В момент окончания передаваемого блока на выходе ЕОР формируется сигнал, поступающий на линию ТС - окончание передачи блока, после которого цикл заканчивается.

Единственным средством идентификации УВВ в режиме ПДП являются сигналы DRQ, DACK*.









.

ШСУС : IOCHCK*- сигнал ,вырабатываемый устройством , подключенным к магистрали, в случае возникновения ошибки. IOCHCK* представляет собой линию с открытым коллектором, которая соединена с модулями системы. В случае возникновения ошибки модуль формирует на линии уровень логического нуля, вызывающий немаскируемое прерывание. В частности, к этой линии может быть подключён системный таймер, фиксирующий время отклика на запрос.

При использовании напряжений питания, выведенных на магистраль, в аналоговых частях модулей следует помнить, что они предназначены для питания цифровых средств, для которых требования к стабильности напряжения и импульсным помехам не являются достаточно жесткими. Поэтому при повышенных требованиях к метрологическим характеристикам модулей необходимо применять специальные меры по стабилизации напряжения питания.

ISA относится к классу синхронных магистралей. Поэтому все действия на магистрали кратны частоте системного генератора. Цикл магистрали состоит из 3 периодов SYSCLK: 2 такта начала и конца обмена и такта ожидания, время нахождения в котором может быть увеличено сигналом IOCHRDY. Цикл программного обмена составляет величину (0, 375 –0,4)мкс при SYSCLK=8 МГц. Если 0WS*=0, то такт ожидания из цикла обмена исключается.

Минимальная длительность цикла определяется чипсетом и может программироваться опциями BIOS Setup через количества тактов ожидания.

Принципы проектирования модулей

в стандарте ISA.

Обобщенная структура модуля в любом стандарте может быть представлена в виде рисунка 10, где БСИ- блок связи с интерфейсом, ФБ – функциональный блок, ВМ – внутренняя магистраль модуля.




При проектировании БСИ необходимо учитывать требования функциональной, конструктивной и электрической совместимости данного интерфейса; безопасности магистрали от возможных неисправностей внутри модуля. Аппаратные затраты БСИ во многом определяются особенностями функционального блока.

Поэтому проектирование обычно начинается с анализа технических характеристик ФБ: быстродействие, которое определяет способ ввода-вывода информации, необходимый состав устройств, допустимая погрешность преобразования, возможность изменения функций модуля в процессе эксплуатации, требуемое число программно-доступных регистров, их разрядность и так далее

Анализ этих характеристик позволяет определить требования к внутренней магистрали и минимизировать состав БСИ.

В модулях современных ММИ, функции которых могут изменяться в широких пределах, внутренняя магистраль может быть реализована на базе стандартных мезонинных интерфейсов МИ например IP,PMC. Модуль, рассчитанный на применение мезонинных интерфейсов, представляет собой конструкцию типа материнской платы с гнёздами для установки элементов в стандарте МИ, обеспечивающими связь с автоматизируемым объектом. Достоинством такого подхода к проектированию автоматизированных систем является сокращение времени на разработку, гибкая настройка на конкретную задачу, которая реализуется простой заменой элементов. Обычно в состав модулей, использующих мезонинные интерфейсы, входит 2-4 слота для сменных устройств.

Применение МИ, естественно, должно быть экономически целесообразным.

Для более простых случаев ВМ может вообще отсутствовать или её разработка не вызывает затруднений.

При реализации программного ввода-вывода ВМ может состоять из шины данных, согласованной с разрядностью программно-доступных регистров, шины управления, в состав которой входят сигналы записи-чтения и шины адреса, разрядность которой зависит от числа используемых регистров. Однако необходимо согласовывать адреса регистров модуля с допустимыми адресами ПЭВМ. Для пользователя выделена зона адресов (30031F)h. Кроме этого, возможно использование адресов (208237)h. При использовании других адресов необходимо контролировать состав системных регистров ПЭВМ. В РС была принята 10-битная адресация, поэтому полной дешифрации подвергались разряды ША А9А0. В настоящее время диапазон УВВ расширился до 12 разрядов. Эту особенность необходимо контролировать.

При обращении к УВВ можно использовать прямую адресацию In Port, Out Port (длинные команды), или косвенную адресацию (через регистр DX микропроцессора) (короткие команды).

При вводе-выводе по прерыванию рекомендуется использовать запросы IRQ9, IRQ10, IRQ11, IRQ 15 или неиспользуемые запросы системных устройств. Однако последнее не желательно. При использовании только 8-разрядной ШД ISA в распоряжении пользователя может быть теоретически до 6 запросов, но часть их или все могут принадлежать системным устройствам.

Запросы воспринимаются по фронту сигнала, при этом уровень “1”должен удерживаться до прихода первого INTA. Если модуль содержит большее число источников запросов прерываний следует использовать метод полинга . В этом случае ВМ должна содержать дополнительные линии запросов. Адреса контроллеров прерываний и значения смещений приведены выше. По умолчанию контроллер настраивается на режим фиксированных приоритетов.

При вводе-выводе в режиме ПДП необходимо учитывать особенности каналов (5-7 каналы –16-разрядные, 0-3 каналы – 8разрядные), вид запроса (запрос воспринимается по фронту) и обратить внимание на содержимое регистра страниц соответствующего канала. Если используется только 8-разрядная ШД, то допустимыми являются каналы 1-3.

Для обеспечения электрической совместимости необходимо контролировать виды сигналов, подключаемых к линиям интерфейса. Большинство источников сигналов имеют выход с тремя состояниями. Исключение составляют сигналы состояния MCS16*, IOC16*, IOCHRDY, IOCHCK*, 0WS, REFRESH*, MASTER*, которые имеют выход открытый коллектор, и сигналы ALE, RESET, OSC, AEN, TC, DACK*, имеющие выход ТТЛ. Требования электрической совместимости регламентируют значения входного тока каждой линии модуля, который должен быть меньше 0.8мА., а передатчик должен иметь выходной ток больше 24мА. Регламентируется так же и величина емкостной нагрузки. В качестве элементной базы, удовлетворяющей этим требованиям, можно использовать микросхемы 1554(КМОП), 1533 (ТТЛШ).

Стандартом ISA установлены ограничения на максимальное значение тока , потребляемого каждым модулем, подключенным к магистрали:



напряжение

8-разрядный

модуль, А

16-разрядный

модуль, А

+5В

3

4.5

-5В

1.5

1.5

+12В

1.5

1.5

-12В

1.5

1.5


Конструктивную совместимость модулей обеспечивается печатным разъёмом, состоящим из двух частей. При работе с 8-разрядной ШД используется один разъём, а при работе с 16-разрядной ШД – два разъёма. Это позволяет уменьшать размеры 8-разрядных модулей. Максимальные габариты модулей ограничиваются свободным пространством внутри корпуса ПЭВМ.


Структурная организация модуля ввода-вывода в стандарте ISA

В качестве примера рассмотрим структуру модуля, предназначенного для многоканального аналого-цифрового и цифроаналогового преобразования и реализации дискретного ввода-вывода . Структура функционального блока приведена на рисунке 12.

На входе аналого-цифрового преобразователя АЦП необходим аналоговый мультиплексор АМ. Выборка каналов выполняется формированием номера на адресном входе АМ. В течение времени преобразования АЦП значение номера канала не должно изменяться. Поэтому необходим регистр хранения адреса АМ. Управление АЦП предполагает формирование сигнала «Пуск» и анализ сигнала готовности ГотА. В зависимости от требуемого способа ввода-вывода ГотА может быть подан на вход запроса прерывания или в регистр состояния РгС. Результат преобразования до следующего сигнала «Пуск» хранится в регистре данных АЦП РгАЦП. Этот регистр может быть как внутренним (находящимся в микросхеме АЦП), так и внешним. Управление ЦАП выполняется аналогично. Аналоговый сигнал, пропорциональный значению кода, записанного в РгЦАП, поступает на вход аналогового демультиплексора АДМ, а номер выходного канала определяется информацией, поступающей на адресный вход АДМ. В некоторых случаях может быть необходим анализ сигнала готовности ГотЦ.

Для формирования внутренних управляющих сигналов модуля обычно используют регистр управления РгУ, а анализ состоянии модуля выполняется на основании информации, записанной в регистр состояния РгС. Разрядность этих регистров определяется функциональными особенностями модуля.

В приведенном примере РгУ формирует сигнал запуска АЦП, идентификатор обращения к АЦП или ЦАП Y1, задает номера каналов.

РгС содержит флаги готовности, флаги, характеризующие работоспособность модуля и так далее.

Входной РгВх и выходной РгВых регистры служат соответственно для приема информации о состоянии объекта автоматизации или управления исполнительными устройствами.

В целях экономии адресов, которые определяются из зоны (300-31F)h ПЭВМ, обращение к Рг АЦП и РгЦАП выполняется по одному адресу. Это возможно потому, что один из регистров предназначен только для чтения ( команда IN port), а другой только для записи (OUT port). В первом случае формируется сигнал IOR*, а во втором - IOW*.

Аналогичный приём используется для обращения к РгУ и РгС, РгВых и РгВх.

Таким образом, для обращения к программно-доступным регистрам требуется дешифратор адреса ДША, на вход которого поступает только два бита. Свободный выход ДША может использоваться в качестве сигнала управления, например, для формирования сигнала “Пуск”.

Разрядность ШД внутренней магистрали определяется разрядностью программно-доступных регистров. Если, например, РгЦАП –16-разрядный, а РгУ -8-разрядный, то следует использовать сигналы ВНЕ, А0.

На рисунке 11 приведена обобщенная структура блока связи с интерфейсом. Для функционального блока (рисунок 12) эта схема избыточна.

Усиление по мощности ШД, ША, линий записи-чтения магистрали выполняется шинным формирователем данных ШФД, шинным формирователем адреса ШФА, и конъюнкторами, обеспечивающими передачу сигналов IOR*, IOW*. Эти же схемы обеспечивают защиту магистрали от возможных неисправностей в модуле.

Старшие разряды ША поступают на дешифратор адреса ДША, а младшие – на вход ШФА. Разделение ША на старшие и младшие разряды, зависит от числа программно доступных регистров модуля. .Сигналы выборки с выхода ДША CS можно использовать как для обращений к программно доступным регистрам ФБ, так и к регистрам БСИ. На рисунке11 сформирован сигнал выборки модуля ВМ, который управляет входными и выходными формирователями. В принципе этот сигнал может отсутствовать. При выборе адресного пространства модуля необходимо учитывать рекомендации, приведенные выше. Обычно в модуле имеются переключатели, задающие требуемый базовый адрес.

В качестве ШФ могут использоваться микросхемы 1554/1533 АП4-АП6 (АП6-двунаправленный формирователь; АП4, АП5-однонаправленный формирователь).

ДША можно реализовать на базе каскадного соединение схем сравнения( 1533СП1), дешифраторов ИД4,ИД7, либо ПЗУ (РПЗУ). По сравнению с дешифраторами и схемами сравнения применение ПЗУ может обеспечить одновременное включение нескольких микросхем.

Согласование быстродействия модуля и магистрали , можно обеспечить, используя схему временной задержки СВЗ, на выходе которой формируется отрицательный импульс заданной длительности. Выходной сигнал СВЗ поступает на вход IOCHRDY магистрали и должен быть выполнен с открытым коллектором. Величина задержки не должна превышать 15мкс (обычно 0.52мкс). В качестве СВЗ можно использовать 1554,1533АГЗ.

При выполнении режима ПДП другими модулями ДША должен быть заблокирован сигналом AEN. Если модуль поддерживает режим ПДП, то управление линиями данных и сигналами записи-чтения выполняется схемой « Исключающее ИЛИ», на вход которой поступает сигнал DACK*.

Если организуется 16-ти разрядный обмен, следует использовать сигналы BHE и А0 , которые должны управлять ШФД старшего и младшего байтов.

Запросы на прерывание и ПДП модуль формирует на основании одного принципа. Формирователи запросов могут быть выполнены на RS-триггерах . По сбросу RES триггер прерываний ТП и триггер ПДП ТПДП сбрасываются, а с приходом сигналов требование ПДП или прерываний, поступающих из ФБ, устанавливаются в 1. Выбор соответствующего вектора или запроса ПДП может быть реализован с помощью переключателей или распайкой перемычек.

Механизм сброса запросов ТП и ТПДП различны. ТП можно сбросить из подпрограммы обработки прерываний, например, сигналом выборки CS свободного выхода ДША. ТПДП сбрасывается в момент окончания сигнала DACK*, указывающего на завершение цикла ПДП. В качестве RS-триггера можно использовать, например, 1533(1554)ТМ2.

Если число запросов прерывания модуля относительно велико, то рекомендуется использовать метод полинга и регистр запросов прерываний РrЗП.

Блок связи с интерфейсом выполняется, как правило, на базе программируемых логических интегральных схем ПЛИС.

Особенностью проектирование аналоговых модулей в стандарте ISA является повышенное влияние импульсных помех и отсутствие аналоговой земли, необходимой для работы операционных усилителей, АЦП, ЦАП, что создает определенные трудности при повышенных требованиях к метрологическим характеристикам.







Схожі:




База даних захищена авторським правом ©lib.exdat.com
При копіюванні матеріалу обов'язкове зазначення активного посилання відкритою для індексації.
звернутися до адміністрації